JPS6048683A - デイジタル信号受信装置 - Google Patents
デイジタル信号受信装置Info
- Publication number
- JPS6048683A JPS6048683A JP58157667A JP15766783A JPS6048683A JP S6048683 A JPS6048683 A JP S6048683A JP 58157667 A JP58157667 A JP 58157667A JP 15766783 A JP15766783 A JP 15766783A JP S6048683 A JPS6048683 A JP S6048683A
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- JP
- Japan
- Prior art keywords
- pulse
- data
- signal
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像信号の所定の水平走査期間に挿入されたデ
ィジタル信号を読み取るためのディジタル信号受信装置
に関する。
ィジタル信号を読み取るためのディジタル信号受信装置
に関する。
背景技術とその問題点
例えばテレビ放送を利用した文字放送や米国等で普及し
ている契約テレビ放送等においては、映像信号の垂直帰
線期間における所定の水平走査期間に、文字情報やその
他所定の情報内容を有するディジタル信号を挿入するよ
うにしている。このようなディジタル信号が挿入された
映像信号を受信して、そのディジタルデータを読み取る
ための装置として従来より第１図に示すものが用いられ
ている。
ている契約テレビ放送等においては、映像信号の垂直帰
線期間における所定の水平走査期間に、文字情報やその
他所定の情報内容を有するディジタル信号を挿入するよ
うにしている。このようなディジタル信号が挿入された
映像信号を受信して、そのディジタルデータを読み取る
ための装置として従来より第１図に示すものが用いられ
ている。
第１図において、垂直ブランキング期間にディジタル信
号が挿入された映像信号斗は同期分離回路（１）に加え
られると共に、データスライサ回路（２）に加えられる
。同期分離回路（１）で分離された水平同期信号ＨＤに
より水平ＡＦＣ回路（３）が駆動され、この結果この水
平ＡＦＣ回路（３）より、上記信号即に同期された水子
ノくルスＨＰ１が得られる。このノくルス？１はマイコ
ン（４）に設けられた読み取りクロック発生回路（５）
を駆動し、これによってこのクロック発生回路（４）よ
り所定の読み取りクロックツくルスＣＰ、が得られる。
号が挿入された映像信号斗は同期分離回路（１）に加え
られると共に、データスライサ回路（２）に加えられる
。同期分離回路（１）で分離された水平同期信号ＨＤに
より水平ＡＦＣ回路（３）が駆動され、この結果この水
平ＡＦＣ回路（３）より、上記信号即に同期された水子
ノくルスＨＰ１が得られる。このノくルス？１はマイコ
ン（４）に設けられた読み取りクロック発生回路（５）
を駆動し、これによってこのクロック発生回路（４）よ
り所定の読み取りクロックツくルスＣＰ、が得られる。
一方、データスライサ回路（２）は、入力された上記信
号ＳＪ所定のスレッショルドレベルでスライスして、上
記ディジタル信号をパルス化する。このノぐルス化され
たディジタル信号はマイコン（４）に設けられたシフト
レジスタ（６）に加えられる。このシフトレジスタ（６
）は前記クロックパルスＣＰ１により読み出され、これ
によってディジタルデータＤｏが得られる０ 上述したように従来の装置では、データを読み取るため
のクロックツくルスＣＰ１を水平ノくルスＨＰ。
号ＳＪ所定のスレッショルドレベルでスライスして、上
記ディジタル信号をパルス化する。このノぐルス化され
たディジタル信号はマイコン（４）に設けられたシフト
レジスタ（６）に加えられる。このシフトレジスタ（６
）は前記クロックパルスＣＰ１により読み出され、これ
によってディジタルデータＤｏが得られる０ 上述したように従来の装置では、データを読み取るため
のクロックツくルスＣＰ１を水平ノくルスＨＰ。
を基準として得るようにしており、このノ（ルス）ｉＰ
ｌはまた映像信号Ｓｖの水平同期信号ＨＤより得るよう
にしている。このため信号斗にコ゛−ストやサグ等が発
生して、上記信号Ｉ（Ｄが正規の位置力＼らずれたりあ
るいは欠落すると、これに応じて・（ルス：ＦＩＰ１も
ずれたり欠落する。ｌｌテに信号ＨＤの欠落は垂直ブラ
ンキング期間において生じゃすい１゜また水平Ａ ＦＣ
回路（３）を購喫する位相比較器及び水平発振回路は固
イ１のばらつきを持っている。このためパルスＨＰ、と
データスライサ回路（２）を通過異った大きさとなる。
ｌはまた映像信号Ｓｖの水平同期信号ＨＤより得るよう
にしている。このため信号斗にコ゛−ストやサグ等が発
生して、上記信号Ｉ（Ｄが正規の位置力＼らずれたりあ
るいは欠落すると、これに応じて・（ルス：ＦＩＰ１も
ずれたり欠落する。ｌｌテに信号ＨＤの欠落は垂直ブラ
ンキング期間において生じゃすい１゜また水平Ａ ＦＣ
回路（３）を購喫する位相比較器及び水平発振回路は固
イ１のばらつきを持っている。このためパルスＨＰ、と
データスライサ回路（２）を通過異った大きさとなる。
上述した原因により生じるパルスＩ（Ｐ、のずれあるい
は欠落は、クロックパルスＣＰ１の発生タイミングを狂
わせるため、データの正確な読み取りができなくなる。
は欠落は、クロックパルスＣＰ１の発生タイミングを狂
わせるため、データの正確な読み取りができなくなる。
発明の目的
本発明はデータ読み取りクロンクツくルスの基準タイミ
ングとなる水平）くルスのずれ又は欠落によるデータの
誤った読取りを補償するようにしたものである。
ングとなる水平）くルスのずれ又は欠落によるデータの
誤った読取りを補償するようにしたものである。
発明の概要
本発明はデータ読み取りクロンクツくルスの前後に位相
ずれ検出クロックパルスを発生させるように成し、この
位相ずれ検出クロックパルスで読み取られたデータに応
じて水平パルスの遅延量を制御することにより、読み取
りクロックパルスを映像信号の状態に拘らず常にディジ
タル信号の各ビットと対応する位置で発生させるように
したものである。
ずれ検出クロックパルスを発生させるように成し、この
位相ずれ検出クロックパルスで読み取られたデータに応
じて水平パルスの遅延量を制御することにより、読み取
りクロックパルスを映像信号の状態に拘らず常にディジ
タル信号の各ビットと対応する位置で発生させるように
したものである。
実施例
第２図は本発明の実施例を示すもので、第１図と同一部
分には同一符号を付しである。
分には同一符号を付しである。
この第２図の回路に入力される映像信号Ｓｖは第６図Ａ
に示される。同図に示される信号斗は、ディジタル信号
ＳＤ１、ＳＢ２が挿入された垂直ブランキング期間にお
ける所定の水平走査期間を示している。％ｆ、Ｉ（Ｄは
水平同期信号、ＳＢはバースト信号である。上記信号Ｓ
Ｄ＋はｄ１〜ｄ５の５ビツトのデータから成り、上記信
号ＳＤ２はｄ、〜ｄ、。の５ビツトのデータから成る。
に示される。同図に示される信号斗は、ディジタル信号
ＳＤ１、ＳＢ２が挿入された垂直ブランキング期間にお
ける所定の水平走査期間を示している。％ｆ、Ｉ（Ｄは
水平同期信号、ＳＢはバースト信号である。上記信号Ｓ
Ｄ＋はｄ１〜ｄ５の５ビツトのデータから成り、上記信
号ＳＤ２はｄ、〜ｄ、。の５ビツトのデータから成る。
これらの・ｄｏ−ｄ５、ｄ６〜ｄ、。の各ビットは、水
平走査期間を５分割し、分割された各区間に１ビツトづ
つ割当てられている。同、信号ＳＤ１、ＳＢ２は例えば
ＮＲＺ方式によるディジタル信号であるものとする。
平走査期間を５分割し、分割された各区間に１ビツトづ
つ割当てられている。同、信号ＳＤ１、ＳＢ２は例えば
ＮＲＺ方式によるディジタル信号であるものとする。
上記信号斗から分離された信号ＨＤに基いて、水平ＡＦ
Ｃ回路（３）は第６図Ｂに示す水平パルスｆ（Ｐ。
Ｃ回路（３）は第６図Ｂに示す水平パルスｆ（Ｐ。
を出力する。これと共にデータスライサ回路（２）は同
図Ｃに示すように信号ＳＤ１、信号ＳＤ２をパルス化し
てシフトレジスタ（６）に加える。
図Ｃに示すように信号ＳＤ１、信号ＳＤ２をパルス化し
てシフトレジスタ（６）に加える。
上記パルスＨＰ１は可変遅延回路（７）に加えられ、遅
延量制御回路（８）により後述するように遅延量が制御
されてパルスＨＰ２となる。このパルスＨＰ２により読
み取りクロック発生回路（５）が駆動されると共に、位
相ずれ検出パルス発生回路（９）が駆動される。これに
よってクロック発生回路（５）より第６図りに示す読み
取りクロックパルスＣＰ１が出力される。このパ／ｌ／
スＣＰ、は、同図Ｃのｄ１〜ｄ５、ｄ６〜ｄ１゜の各
ビットと対応するパルスＰ１〜Ｐ５、Ｐ６〜ｐｒｏから
成っている。またクロック発生回路（９）より同図りに
示す位相ずれ検出パルスＣＰ２が出力される。このパル
スＣＰ２は、同図Ｃにおける先頭のビットｄ１の前に挿
入される６個の進み検出パルスＲ４〜Ｒ３と、最後の２
ビツトｄ２、ｄｌｏの位置と対応する部分及びｄｌｏ
より後に挿入される７個の遅れ検出パルス８１〜Ｓ７よ
り成るものである。尚、遅れ検出パルスとしては実際に
は上記パルスＣＰ１のパルスＰ１０ も使用される。こ
れらのパルスＣＰ１、Ｃ２０はオアゲートＯＯを通じて
シフトレジスタ（６）に加えられて、信号ＳＤｉ、Ｓｎ
２を読み出す。
延量制御回路（８）により後述するように遅延量が制御
されてパルスＨＰ２となる。このパルスＨＰ２により読
み取りクロック発生回路（５）が駆動されると共に、位
相ずれ検出パルス発生回路（９）が駆動される。これに
よってクロック発生回路（５）より第６図りに示す読み
取りクロックパルスＣＰ１が出力される。このパ／ｌ／
スＣＰ、は、同図Ｃのｄ１〜ｄ５、ｄ６〜ｄ１゜の各
ビットと対応するパルスＰ１〜Ｐ５、Ｐ６〜ｐｒｏから
成っている。またクロック発生回路（９）より同図りに
示す位相ずれ検出パルスＣＰ２が出力される。このパル
スＣＰ２は、同図Ｃにおける先頭のビットｄ１の前に挿
入される６個の進み検出パルスＲ４〜Ｒ３と、最後の２
ビツトｄ２、ｄｌｏの位置と対応する部分及びｄｌｏ
より後に挿入される７個の遅れ検出パルス８１〜Ｓ７よ
り成るものである。尚、遅れ検出パルスとしては実際に
は上記パルスＣＰ１のパルスＰ１０ も使用される。こ
れらのパルスＣＰ１、Ｃ２０はオアゲートＯＯを通じて
シフトレジスタ（６）に加えられて、信号ＳＤｉ、Ｓｎ
２を読み出す。
今、前述した原因によりパルスＨＰ、がずれて信号ＳＤ
ｊ 、Ｓｎ２が第６図Ｃの正規の位置から同図Ｅの位置
までパルスＨＰ、に対して相対的に進んだとする。この
場合、ｄｌの内容が「１」であるとすれば、シフトレジ
スタ（６）がパルスＲ４〜Ｒ５で読み出されたとき、読
み出されるデータは「１１１」となる。同図Ｅの場合は
信号ＳＤＩ 、Ｓｎ２が略１ビット区間分進んだ場合で
あるが、この外信号Ｓｐ＋ 、Ｓｎ２の進み量に応じて
パルスＲ１〜Ｒ３で読み出されるデータはＪＯＩＩＪ、
［１１０，Ｊ等となる。シフトレジスタ（６）はパルス
Ｒ１〜Ｒ５で読み出された後、続いてパルスＰ１〜Ｐ１
０及びＳ１〜Ｓ７で読み出されることにより、全部で２
０ピントのデータＤ。が得られる。
ｊ 、Ｓｎ２が第６図Ｃの正規の位置から同図Ｅの位置
までパルスＨＰ、に対して相対的に進んだとする。この
場合、ｄｌの内容が「１」であるとすれば、シフトレジ
スタ（６）がパルスＲ４〜Ｒ５で読み出されたとき、読
み出されるデータは「１１１」となる。同図Ｅの場合は
信号ＳＤＩ 、Ｓｎ２が略１ビット区間分進んだ場合で
あるが、この外信号Ｓｐ＋ 、Ｓｎ２の進み量に応じて
パルスＲ１〜Ｒ３で読み出されるデータはＪＯＩＩＪ、
［１１０，Ｊ等となる。シフトレジスタ（６）はパルス
Ｒ１〜Ｒ５で読み出された後、続いてパルスＰ１〜Ｐ１
０及びＳ１〜Ｓ７で読み出されることにより、全部で２
０ピントのデータＤ。が得られる。
遅延量制御回路（８）は上記２０ビツトのデータのうち
先頭の６ビツトに上記１’−１１１ｊ、「０１１」、「
１１０Ｊの何れかのピントパターンが検出されたとき、
そのビットパターン、即ち上記進み量に応じて可変遅延
回路（７）の遅延量を制御する。これによってパルス■
Ｐ２の位相が制御され、これに応じてパルスＣＰ１、Ｃ
２０の位置が、各ビットｄ１〜ｄｌ（１と夫々対応する
ように制御される。これによってパルスＣＰ１は信号Ｓ
Ｄ１、Ｓｎ２のデータを正しく読み取ることができる。
先頭の６ビツトに上記１’−１１１ｊ、「０１１」、「
１１０Ｊの何れかのピントパターンが検出されたとき、
そのビットパターン、即ち上記進み量に応じて可変遅延
回路（７）の遅延量を制御する。これによってパルス■
Ｐ２の位相が制御され、これに応じてパルスＣＰ１、Ｃ
２０の位置が、各ビットｄ１〜ｄｌ（１と夫々対応する
ように制御される。これによってパルスＣＰ１は信号Ｓ
Ｄ１、Ｓｎ２のデータを正しく読み取ることができる。
次に信号ＳＤＩ、Ｓｎ２が第６図Ｆに示す位置までパル
スＩ（Ｐ、に対して遅れたとする。この場合、Ｓ２、Ｓ
３、Ｐｌｏ、Ｓ４、Ｓ５、Ｓ６、Ｓ７ で順次読み出さ
れるビットパターンが「００１１１１０００Ｊであると
する。従ってこのパターンのうち始めの４ピントのパタ
ーン「ｏｏｌｌＪの位置が信号ＳＤｉ、ｓＤ□の遅延量
に応じて変化する。このパターン「００１１」を検出す
るために８個のパルスＳ１〜Ｓ７、Ｐｌ。
スＩ（Ｐ、に対して遅れたとする。この場合、Ｓ２、Ｓ
３、Ｐｌｏ、Ｓ４、Ｓ５、Ｓ６、Ｓ７ で順次読み出さ
れるビットパターンが「００１１１１０００Ｊであると
する。従ってこのパターンのうち始めの４ピントのパタ
ーン「ｏｏｌｌＪの位置が信号ＳＤｉ、ｓＤ□の遅延量
に応じて変化する。このパターン「００１１」を検出す
るために８個のパルスＳ１〜Ｓ７、Ｐｌ。
を用いると、遅延量に応じて、
「００１１ ｘｘｘｘＪ
１”ｘｏ ０１１ ｘｘｘＪ
１”ｘｘｏ ０１１ ｘｘＪ
「ｘｘｘｏｏｌ １ ｘＪ
［ｘｘｘｘｏｏ １１Ｊ
の何れかが読み出される。遅延量制御回路（８）はこの
読み出された「００１１ｊの位置に応じて可変遅延回路
（７）の遅延量を制御する。この結果パルスＨＰ２の位
相が制御され、これに応じてパルスＣＰ、辷で杵の位置
が、各ビットｄ１〜ｄ、。と夫々対応するよ・うに制御
される。これによってパルスＣＰ、は信号ＳＩＮ、Ｓｎ
２のデータを正しく読み取ることができる。閏、信号Ｓ
ＤＩ、Ｓｎ２の位相のずれ量が奇数フィールドと偶数フ
ィールドとで異る場合は、同じピントパターンに対して
異る遅延量をフィールド毎に切換えるように成される。
読み出された「００１１ｊの位置に応じて可変遅延回路
（７）の遅延量を制御する。この結果パルスＨＰ２の位
相が制御され、これに応じてパルスＣＰ、辷で杵の位置
が、各ビットｄ１〜ｄ、。と夫々対応するよ・うに制御
される。これによってパルスＣＰ、は信号ＳＩＮ、Ｓｎ
２のデータを正しく読み取ることができる。閏、信号Ｓ
ＤＩ、Ｓｎ２の位相のずれ量が奇数フィールドと偶数フ
ィールドとで異る場合は、同じピントパターンに対して
異る遅延量をフィールド毎に切換えるように成される。
また本実施例ではｄ４、ｄ２、ｄｉｎの内容が夫々「１
」、「０」、「１」となったときに位相ずれの検出が可
能となるが、前述した文字放送あるいは契約テレビ放送
等の場合は、本実施例により実用的に充分な効果を得る
ことができる。
」、「０」、「１」となったときに位相ずれの検出が可
能となるが、前述した文字放送あるいは契約テレビ放送
等の場合は、本実施例により実用的に充分な効果を得る
ことができる。
第４図はマイコン（４）のフローチャートの実施例を示
す。
す。
第４図において、先ずステップ１では映像信号斗の信号
５ＩＩＮ 、Ｓｎ２が挿入された所定の水平走査期間Ｈ
が検出される。このＨ期間が検出されたらステップ２に
進み、ここで遅延データに応じた遅延が行われる。ここ
で遅延データとは、前述した位相進みを検出するための
ビットパターン「１１１」、［１１０ｊ、「ｏｉｉ」及
び位相遅れを検出するためのピントパターン［００１１
Ｊを云う。
５ＩＩＮ 、Ｓｎ２が挿入された所定の水平走査期間Ｈ
が検出される。このＨ期間が検出されたらステップ２に
進み、ここで遅延データに応じた遅延が行われる。ここ
で遅延データとは、前述した位相進みを検出するための
ビットパターン「１１１」、［１１０ｊ、「ｏｉｉ」及
び位相遅れを検出するためのピントパターン［００１１
Ｊを云う。
このステップ２では１Ｈ前の上記遅延データに応じた遅
延が行われる。この遅延された信号からステップ６にお
いてデータＤ。が読み出される。次にステップ４におい
て上記データＤ。に遅延データがあるか否かが判別され
、遅延データがあった場合は、ステップ５に進んでその
遅延データに応じて信号が遅延され、これによって遅延
データが修正される。この修正を行う際に、ステップ乙
において奇数フィールドと偶数フィールドとで修正値を
変更する操作を行う。ステップ４においてデータＤｏに
遅延データがない場合は、そのままステップ乙に進んで
１Ｈ前の遅延データに基く修正が行われる。伺、ステッ
プ４．５、乙における動作は、第２図の遅延制御回路（
８）において行われる。
延が行われる。この遅延された信号からステップ６にお
いてデータＤ。が読み出される。次にステップ４におい
て上記データＤ。に遅延データがあるか否かが判別され
、遅延データがあった場合は、ステップ５に進んでその
遅延データに応じて信号が遅延され、これによって遅延
データが修正される。この修正を行う際に、ステップ乙
において奇数フィールドと偶数フィールドとで修正値を
変更する操作を行う。ステップ４においてデータＤｏに
遅延データがない場合は、そのままステップ乙に進んで
１Ｈ前の遅延データに基く修正が行われる。伺、ステッ
プ４．５、乙における動作は、第２図の遅延制御回路（
８）において行われる。
発明の効果
入力映像信号の状態に応じて読み取りクロックパルスの
遅延量を自動的に最適に設定することができる。このた
め、従来、ゴースト、サグ、Ａ２０回路のばらつき等に
よってディジタル信号を正常に読み取ることのできなか
った状態にあっても、ディジタル信号を正常に読み取る
ことが可能となった。またＡ２０回路のばらつきによる
定常位相ずれを抑える必要がなくなり、このため、回路
の組立て時における歩留りを向上させることができる。
遅延量を自動的に最適に設定することができる。このた
め、従来、ゴースト、サグ、Ａ２０回路のばらつき等に
よってディジタル信号を正常に読み取ることのできなか
った状態にあっても、ディジタル信号を正常に読み取る
ことが可能となった。またＡ２０回路のばらつきによる
定常位相ずれを抑える必要がなくなり、このため、回路
の組立て時における歩留りを向上させることができる。
第１図は従来例を示す回路図、第２図は本発明の実施例
を示すブロック図、第６図は第２図の動作説明のための
タイミングチャート、第４図は第２図におけるマイコン
のフローチャートである。 なお図面に用いた符号において、 （１）・・・ −同期分離回路 （５） ・・ 読み取りクロックパルス発生回路（６）
・ ・ シフトレジスタ （７）・・ 可変遅延回路 （８）・ 遅延量制御回路 （９）９位相ずれ検出クロックパルス発生回路である。 代理人 上屋 勝 Ｉ 常包芳男 杉浦俊貴
を示すブロック図、第６図は第２図の動作説明のための
タイミングチャート、第４図は第２図におけるマイコン
のフローチャートである。 なお図面に用いた符号において、 （１）・・・ −同期分離回路 （５） ・・ 読み取りクロックパルス発生回路（６）
・ ・ シフトレジスタ （７）・・ 可変遅延回路 （８）・ 遅延量制御回路 （９）９位相ずれ検出クロックパルス発生回路である。 代理人 上屋 勝 Ｉ 常包芳男 杉浦俊貴
Claims (1)
- 取り回路に供給すると共に上記映像信号より水平同期信
号を分離し、この分離された水平同期信号を可変遅延回
路を通じてクロック発生器に供給して、このクロック発
生器より上記ディジタル信号の読み取りクロックパルス
とこの読み取りクロックパルスの前後に形成される位相
ずれ検出クロックパルスとを発生させ、これらのクロッ
クパルスを上記データ読み取り回路に供給し、このデー
タ読み取り回路より上記位相ずれ検出クロックパルスで
読み取られたデータに応じて上記可変遅延回路の遅延量
を制御するように成し、これによって上記読み取りクロ
ックパルスを上記ディジタル信号の各ピント位置と対応
する位置で発生させるようにしたことを特徴とするディ
ジタル信号受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157667A JPS6048683A (ja) | 1983-08-29 | 1983-08-29 | デイジタル信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157667A JPS6048683A (ja) | 1983-08-29 | 1983-08-29 | デイジタル信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048683A true JPS6048683A (ja) | 1985-03-16 |
Family
ID=15654744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157667A Pending JPS6048683A (ja) | 1983-08-29 | 1983-08-29 | デイジタル信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048683A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757246A (en) * | 1980-09-25 | 1982-04-06 | Fuji Photo Film Co Ltd | Detecting and measuring apparatus for flaw |
| JPS62239190A (ja) * | 1986-04-11 | 1987-10-20 | セイコーエプソン株式会社 | 表示制御装置 |
| JPS6333778A (ja) * | 1986-07-28 | 1988-02-13 | 富士電機株式会社 | 画像メモリ走査回路 |
-
1983
- 1983-08-29 JP JP58157667A patent/JPS6048683A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757246A (en) * | 1980-09-25 | 1982-04-06 | Fuji Photo Film Co Ltd | Detecting and measuring apparatus for flaw |
| JPH0330085B2 (ja) * | 1980-09-25 | 1991-04-26 | ||
| JPS62239190A (ja) * | 1986-04-11 | 1987-10-20 | セイコーエプソン株式会社 | 表示制御装置 |
| JPS6333778A (ja) * | 1986-07-28 | 1988-02-13 | 富士電機株式会社 | 画像メモリ走査回路 |
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