JPS6047427A - Ｂｓｄを付与した半導体基板 - Google Patents
Ｂｓｄを付与した半導体基板Info
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- JPS6047427A JPS6047427A JP15499783A JP15499783A JPS6047427A JP S6047427 A JPS6047427 A JP S6047427A JP 15499783 A JP15499783 A JP 15499783A JP 15499783 A JP15499783 A JP 15499783A JP S6047427 A JPS6047427 A JP S6047427A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体デバイスに使用する鏡面ウェーハに関す
る。通常、ＩＣ，ＶＬＳＩ用のシリコン基板には鏡面ウ
ェーハを使用する。鏡面ウェーハには、シリコン単結晶
棒より、スライス、ラップ、面取り、エツチングしたシ
リコン基板と、シリコン単結晶棒より、スライス、ラッ
プ、面取り、エツチング後、片面研摩又は両面研摩した
シリコン基板がある。
る。通常、ＩＣ，ＶＬＳＩ用のシリコン基板には鏡面ウ
ェーハを使用する。鏡面ウェーハには、シリコン単結晶
棒より、スライス、ラップ、面取り、エツチングしたシ
リコン基板と、シリコン単結晶棒より、スライス、ラッ
プ、面取り、エツチング後、片面研摩又は両面研摩した
シリコン基板がある。
半導体デバイスの高集積化に伴ない、シリコン基板の平
担度がよシ重要になってきており、両面研摩したシリコ
ン基板が使われはじめた。
担度がよシ重要になってきており、両面研摩したシリコ
ン基板が使われはじめた。
又、最近は、シリコン基板にゲッタリング処理を施すこ
とが多い。ゲッタリングはデバイスプロセス中の酸化等
の熱処理にょｐ１素子形成領域に結晶欠陥が発生したシ
、不純物で汚染されると素子歩留り、素子特性が劣化す
るため、これを防止、低減することを目的として施され
る。
とが多い。ゲッタリングはデバイスプロセス中の酸化等
の熱処理にょｐ１素子形成領域に結晶欠陥が発生したシ
、不純物で汚染されると素子歩留り、素子特性が劣化す
るため、これを防止、低減することを目的として施され
る。
ゲッタリング処理の一つにバックサイドダメージ（以下
ＢＳＤという）がある。その方法にはＳｅｍ１ｃｏｎｄ
ｕｃｔｏｒ Ｗｏｒｌｄ １９８３年７月号Ｐ３３〜３
７に記述されている通シ、イオン注入、レーザー照射、
スパッタリング、インパクトサウンドストレッシング、
機械的損傷等の方法がある。
ＢＳＤという）がある。その方法にはＳｅｍ１ｃｏｎｄ
ｕｃｔｏｒ Ｗｏｒｌｄ １９８３年７月号Ｐ３３〜３
７に記述されている通シ、イオン注入、レーザー照射、
スパッタリング、インパクトサウンドストレッシング、
機械的損傷等の方法がある。
本発明者等は上記の種々のＢＳＤ方法をテストしたが、
いづれもゲッタリング効果についての品質面及び敵意の
場合の生産コスト面の両者を満足する結果が得られなか
った。その理由の主なものは、今まではＢＳＤ加工する
ウェーハの仕上げ面についての検討がなされなかったと
とである。本発明者等は、ＢＳＤ加工する面の粗さ、あ
るいは光沢度に注目し、後述のごとく種々の面粗さを持
つ鏡面ウェーハを作成し、これらの鏡面ウェーハに種々
のＢＳＤ加工を施こし、ゲッタリング効果を調べた結果
、新しい効果が得られた。すなわち、半導体シリコン棒
をウェーハ化した後、加工工程、例えば、エツチングす
る工程、研摩する工程、あるいはその中間工程に於て、
ＢＳＤを施す場合、ＢＳＤ加工する面に後述の実施例で
示すごとく、＃１０００のＡｔ２０３粉の砥粒でラップ
後、片面で４０μ以上エツチングするか、又は、ｏ、０
２〜０．１５μの粒径を持つコロイダルシリカの砥粒で
両面研摩するか、又は＃２５００のダイヤモンド砥粒を
埋め込んだ研削板で研削後１０μ以上エツチングし、該
ＢＳＤ加工する面の粗さがＲａで０．１μｍ以下、又は
光沢度で２５０％以上であるごとき加工をした後、ＢＳ
Ｄ加工すると、ＢＳＤ面に効率よく欠陥が発生し、非Ｂ
ＳＤ面に何ら欠陥が発生せず、従って、従来のゲッタリ
ング効果よシ格段の効果が得られることを見出した。又
、後述の実施例にも示すごとく、ＢｓＤ加工時間が短縮
でき、生産性の向上ができる等、多大な効果が得られた
のである。
いづれもゲッタリング効果についての品質面及び敵意の
場合の生産コスト面の両者を満足する結果が得られなか
った。その理由の主なものは、今まではＢＳＤ加工する
ウェーハの仕上げ面についての検討がなされなかったと
とである。本発明者等は、ＢＳＤ加工する面の粗さ、あ
るいは光沢度に注目し、後述のごとく種々の面粗さを持
つ鏡面ウェーハを作成し、これらの鏡面ウェーハに種々
のＢＳＤ加工を施こし、ゲッタリング効果を調べた結果
、新しい効果が得られた。すなわち、半導体シリコン棒
をウェーハ化した後、加工工程、例えば、エツチングす
る工程、研摩する工程、あるいはその中間工程に於て、
ＢＳＤを施す場合、ＢＳＤ加工する面に後述の実施例で
示すごとく、＃１０００のＡｔ２０３粉の砥粒でラップ
後、片面で４０μ以上エツチングするか、又は、ｏ、０
２〜０．１５μの粒径を持つコロイダルシリカの砥粒で
両面研摩するか、又は＃２５００のダイヤモンド砥粒を
埋め込んだ研削板で研削後１０μ以上エツチングし、該
ＢＳＤ加工する面の粗さがＲａで０．１μｍ以下、又は
光沢度で２５０％以上であるごとき加工をした後、ＢＳ
Ｄ加工すると、ＢＳＤ面に効率よく欠陥が発生し、非Ｂ
ＳＤ面に何ら欠陥が発生せず、従って、従来のゲッタリ
ング効果よシ格段の効果が得られることを見出した。又
、後述の実施例にも示すごとく、ＢｓＤ加工時間が短縮
でき、生産性の向上ができる等、多大な効果が得られた
のである。
本発明の要旨は、面の粗さがＲａで０．１ｐｍ以下、又
は、光沢度で２５０％以上である面にＢＳＤ加工を付与
した半導体基板にある。
は、光沢度で２５０％以上である面にＢＳＤ加工を付与
した半導体基板にある。
これを以下各実施例について図面を用いて説明する。
実施例 １
シリコン単結晶棒より、スライス工程、面取シ工程、ラ
ップ工程を経たウェーッＳｆ：片面で、２０μ、３０μ
、４０μ、及び５０μエツチングしたエツチング取り代
の異なる４種類のウェーッーを作った。これらのウェー
ッ＼はボロンドープ１０〜２５Ωｉｘ、１００咽Ω、
（１００）面、厚さ５００μである。
ップ工程を経たウェーッＳｆ：片面で、２０μ、３０μ
、４０μ、及び５０μエツチングしたエツチング取り代
の異なる４種類のウェーッーを作った。これらのウェー
ッ＼はボロンドープ１０〜２５Ωｉｘ、１００咽Ω、
（１００）面、厚さ５００μである。
これらのウェーッ・の一部を抜き取υ、日本電色製ＶＣ
−ＩＤを用いて、ＪＩＳＺ８７４１に従い、入射角、受
光角６０°にて光沢度を測定した。その後、表面粗さ計
を用いて、Ｒａを測定した。ＲａはＪＩＳ ＢＯ６０１
に記載されている中心線平均粗さである（以下単にＲａ
という）。
−ＩＤを用いて、ＪＩＳＺ８７４１に従い、入射角、受
光角６０°にて光沢度を測定した。その後、表面粗さ計
を用いて、Ｒａを測定した。ＲａはＪＩＳ ＢＯ６０１
に記載されている中心線平均粗さである（以下単にＲａ
という）。
測定は各ウェーッ・裏、表各３点づつ行なった。
測定値の平均値を第１表に示す。
これらのエツチング取り代を変えて作った光沢度、Ｒａ
の４種類のウェーッ・をＡｒプラズマ中でＢＳＤ付与し
た０ プラズマ装置は、リアクティブイオンエツチングの装置
を用い、Ａｒガスを約１０ｃｃ／分流し、チャンバーの
圧力Ｑ５ｐａとした。ウェーッ・は装置からの汚染を防
ぐ目的でカソード上に石英板を置き、その上に乗せた。
の４種類のウェーッ・をＡｒプラズマ中でＢＳＤ付与し
た０ プラズマ装置は、リアクティブイオンエツチングの装置
を用い、Ａｒガスを約１０ｃｃ／分流し、チャンバーの
圧力Ｑ５ｐａとした。ウェーッ・は装置からの汚染を防
ぐ目的でカソード上に石英板を置き、その上に乗せた。
高周波電源には１３．５６ＭＨ，）を用いた。アノード
とカソード間の電圧が一定になるように高周波！力を制
御すると共に、ドーズ量は ノ１に１ 式により算出し、第１＠のシステムで制御した。。
とカソード間の電圧が一定になるように高周波！力を制
御すると共に、ドーズ量は ノ１に１ 式により算出し、第１＠のシステムで制御した。。
（１）式でＮはドーズ量、Ｗ（ｔ）はプラズマエツチン
グ開始後を時間後の高周波電力、ｖ（ｔ）はプラズマエ
ツチング開始後を時間後のアノード、カソード間電圧、
茨は電気素量、Ａはカソードの面積である。
グ開始後を時間後の高周波電力、ｖ（ｔ）はプラズマエ
ツチング開始後を時間後のアノード、カソード間電圧、
茨は電気素量、Ａはカソードの面積である。
アノードとカソード間の電圧に１５００Ｖ±１００ｖと
し、ドーズ量ｆ、０．５ ｘ １０１ＢＦＬｔｏｍｓ
／ｄ。
し、ドーズ量ｆ、０．５ ｘ １０１ＢＦＬｔｏｍｓ
／ｄ。
１．５ ｘ １０１８ａｔｏｍｓ ／ａＡ、４．５ Ｘ
１０１８ａｔｏｍｓ ／−の３通シに変えて、プラズ
マエツチングした。
１０１８ａｔｏｍｓ ／−の３通シに変えて、プラズ
マエツチングした。
この後、これらのウェーハの非Ｂ８０面を研摩して、半
導体デバイス用シリコン基板を作った。
導体デバイス用シリコン基板を作った。
これらのウェーハを、１１４０℃、６０分、Ｗｅ ｔＯ
２雰囲気で酸化後、酸化膜を除去し、ジルトルエッチし
て、結晶欠陥を調べた。この結果を第２図に示す。 。
２雰囲気で酸化後、酸化膜を除去し、ジルトルエッチし
て、結晶欠陥を調べた。この結果を第２図に示す。 。
第２図は、前述の通り、エツチング取９代を２０μから
５０μまで変えた鏡面ウェーハにＡｒプラズマによるＢ
ＳＤを付与した後、非Ｂ８０面を研摩して作った半導体
基板を１１４０℃、６０分、ＷｅｔＯ□中で酸化後、酸
化膜を除去して、ジルトルエツチングした時のＢＳＤ面
に発生したＯ Ｓ Ｆ密度とエツチング取り代の関係を
示す。
５０μまで変えた鏡面ウェーハにＡｒプラズマによるＢ
ＳＤを付与した後、非Ｂ８０面を研摩して作った半導体
基板を１１４０℃、６０分、ＷｅｔＯ□中で酸化後、酸
化膜を除去して、ジルトルエツチングした時のＢＳＤ面
に発生したＯ Ｓ Ｆ密度とエツチング取り代の関係を
示す。
図中
−−１−はドーズ量 ０．５ Ｘ １０１８ａｔｏｍｓ
／ａｉ −６−一−−−−−−−はドーズ：ｌｌ：
１．５Ｘ１０”ａｔｏｍｓ／ｆｆｌはドーズ量 ４．５
Ｘ １０１０１８ａｔｏ ／−であることを示す。
／ａｉ −６−一−−−−−−−はドーズ：ｌｌ：
１．５Ｘ１０”ａｔｏｍｓ／ｆｆｌはドーズ量 ４．５
Ｘ １０１０１８ａｔｏ ／−であることを示す。
第２図中の玉印は非Ｂ８０面に微小な欠陥が１０２〜１
０３個／ｄ発生し、ゲッタリング効果が不充分であるこ
とを示し、盃印は非Ｂ８０面に何ら欠陥が発生しなかっ
たことを示している。
０３個／ｄ発生し、ゲッタリング効果が不充分であるこ
とを示し、盃印は非Ｂ８０面に何ら欠陥が発生しなかっ
たことを示している。
又ＢＳＤ面に約１０５個／−以上の棒状欠陥（以下Ｏ８
Ｆという）が発生すると、ゲッタリング効果が有効であ
る。このためには、ＢＳＤ加工面が３０μ以上のエツチ
ング面である、ことが必要であり、特に４０μ以上エツ
、チングした場合、０．５ Ｘ １０１０１８ａｔｏ
／ａｉｒのドーズ量でもゲッタリング効果が発生したす
なわち、プラズマエツチングの時間が短かくても充分ゲ
ッタリング効果が発生することがわかった。
Ｆという）が発生すると、ゲッタリング効果が有効であ
る。このためには、ＢＳＤ加工面が３０μ以上のエツチ
ング面である、ことが必要であり、特に４０μ以上エツ
、チングした場合、０．５ Ｘ １０１０１８ａｔｏ
／ａｉｒのドーズ量でもゲッタリング効果が発生したす
なわち、プラズマエツチングの時間が短かくても充分ゲ
ッタリング効果が発生することがわかった。
従って、ＢＳＤ加工面が４０μ以上のエツチング面の場
合、光沢度が２５０％以上、又は中心線平均粗さが０．
１μｍＲａ以下であり、プラズマエツチングによるＢＳ
Ｄ効果が充分発生すると共に、プラズマエツチングの加
工時間が約半分にすることができ、品質上、コスト上多
大な効果が得られた。又、本実施例はＡｒガスのプラズ
マを用いたが、この他、Ｋｒガスプラズマ、Ｎｅガスプ
ラズマを用いても同様の効果が得られた。
合、光沢度が２５０％以上、又は中心線平均粗さが０．
１μｍＲａ以下であり、プラズマエツチングによるＢＳ
Ｄ効果が充分発生すると共に、プラズマエツチングの加
工時間が約半分にすることができ、品質上、コスト上多
大な効果が得られた。又、本実施例はＡｒガスのプラズ
マを用いたが、この他、Ｋｒガスプラズマ、Ｎｅガスプ
ラズマを用いても同様の効果が得られた。
又、いづれのガスプラズマを用いても、光沢度、Ｒａは
プラズマエツチング前後で変わらなかった。
プラズマエツチング前後で変わらなかった。
実施例 ２
シリコン単結晶棒より、スライス工程、面取り工程、ラ
ップ工程を経たウェーハを片面で、２０μ、４０μ、及
び５０μエツチングしたエツチング取り代の異なる４種
類のウェーハ全作った。
ップ工程を経たウェーハを片面で、２０μ、４０μ、及
び５０μエツチングしたエツチング取り代の異なる４種
類のウェーハ全作った。
これらは、ボロンドープ１０〜２５Ω（ｙＢ、 １００
ｍ（１、（１００）面、厚さ５００μである。これら
のウェーハの一部を抜取り、日本電色製ＶＧ−Ｉ Ｄを
用いてＪＩＳ ｚ８７４１に従い、入射角、受光角６０
°にて光沢度を測定した。その後、表面粗さ計を用いて
、Ｒａを測定した。
ｍ（１、（１００）面、厚さ５００μである。これら
のウェーハの一部を抜取り、日本電色製ＶＧ−Ｉ Ｄを
用いてＪＩＳ ｚ８７４１に従い、入射角、受光角６０
°にて光沢度を測定した。その後、表面粗さ計を用いて
、Ｒａを測定した。
ＲａはＪＩＳ ＢＯ６０１に記載されている中心線平均
粗さである。測定は各ウェーッ・裏、表°各３点づつ行
った。測定値の平均値は前記第１表と同様であった。こ
れらのエツチング取り代を変えて作った光沢度、Ｒａの
４種類のウェーハを液体ホーニングによりＢＳＤ付与し
た。
粗さである。測定は各ウェーッ・裏、表°各３点づつ行
った。測定値の平均値は前記第１表と同様であった。こ
れらのエツチング取り代を変えて作った光沢度、Ｒａの
４種類のウェーハを液体ホーニングによりＢＳＤ付与し
た。
液体ホーニングは、＃１２０００石英微粉を用い、圧縮
エアー圧力３ ｋｐ／ｃａで、加工時間を５ｓｅｃ／枚
、ｉ ｏ ｓｅｅ／枚、１５就／枚の３通９時間を変え
て加工した。
エアー圧力３ ｋｐ／ｃａで、加工時間を５ｓｅｃ／枚
、ｉ ｏ ｓｅｅ／枚、１５就／枚の３通９時間を変え
て加工した。
又、加工前後で光沢度、Ｒａはほとんど変化しないこと
を確認した。
を確認した。
この後、これらのウェー２ハを１１４０℃、６０分、Ｗ
ｅｔＯ□雰囲気で酸化後、酸イ鴫膜全除去し、ジルトル
エッチして、結晶欠陥を調べた。
ｅｔＯ□雰囲気で酸化後、酸イ鴫膜全除去し、ジルトル
エッチして、結晶欠陥を調べた。
この結果、実施例１と同様の結果が得られ、ＢＳＤ加工
面が４０μ以上のエツチング面の場合、光沢度が２５０
係以上、Ｒａが０．１μｍ以下であり、液体ホーニング
によるＢＳＤ効果が充分発生すると共に、液体ホーニン
グの加工時間を約半分にすることができ、品質上、コス
ト上多大な効果が得られた。
面が４０μ以上のエツチング面の場合、光沢度が２５０
係以上、Ｒａが０．１μｍ以下であり、液体ホーニング
によるＢＳＤ効果が充分発生すると共に、液体ホーニン
グの加工時間を約半分にすることができ、品質上、コス
ト上多大な効果が得られた。
又、本実施例は液体ホーニングを用いてＢＳＤを付与し
たが、乾式サンドプラストラ用いても、同様の結果が得
られた。
たが、乾式サンドプラストラ用いても、同様の結果が得
られた。
実施例 ３
シリコン単結晶棒より、スライス工程、面取多工程、ラ
ップ工程、エツチング工程を経たウェーハを両面研摩し
た。これらは、ボロンドープ１θ〜２５Ωの、１００鵡
Ｌ （１００）面、厚さ５００μである。これらのウェ
ーハの一部を前記実施例と同様、光沢度、Ｒａｅ測定し
たところ、光沢度３３０〜３５０％、Ｒａは０．０１μ
ｆｌｔ以下であった。これらのウェーハ′ｆＩ：、Ａｒ
プラズマ中で実施例１と同様にＢＳＤを付与した。
ップ工程、エツチング工程を経たウェーハを両面研摩し
た。これらは、ボロンドープ１θ〜２５Ωの、１００鵡
Ｌ （１００）面、厚さ５００μである。これらのウェ
ーハの一部を前記実施例と同様、光沢度、Ｒａｅ測定し
たところ、光沢度３３０〜３５０％、Ｒａは０．０１μ
ｆｌｔ以下であった。これらのウェーハ′ｆＩ：、Ａｒ
プラズマ中で実施例１と同様にＢＳＤを付与した。
この後、非Ｂ８０面を２〜５μ研摩して、半導体基板を
作った。
作った。
これらｇ１１４０℃、６０分、ＷｅｔＯ２酸化し、酸化
膜を除去した後、ジルトルエッチして調べたところ、Ａ
ｒブ２ズマエッチで、０．５ Ｘ １０１０１８ａｔｏ
／−ドーズした場合でも、ＢＳＤ面には、２〜５×１
０５個／−〇〇ＳＦがＢＳＤ面に発生し、゛非ＢＳＤ面
には、何ら欠陥が認められなかった。
膜を除去した後、ジルトルエッチして調べたところ、Ａ
ｒブ２ズマエッチで、０．５ Ｘ １０１０１８ａｔｏ
／−ドーズした場合でも、ＢＳＤ面には、２〜５×１
０５個／−〇〇ＳＦがＢＳＤ面に発生し、゛非ＢＳＤ面
には、何ら欠陥が認められなかった。
一方、上記ＡｒプラズマによるＢＳＤ付与の他に液体ホ
ーニング及び乾式サンドブラストによるＢＳＤ付与も同
時に試みたが、いづれも、ＢＳＤ付与時に、非Ｂ８０面
にもダメージやキズが入り、その後の２〜５μ研摩で除
去しきれないことが解った。液体ホーニング及びサンド
ブラストでＢＳＤｋ入れる場合、その後、非Ｂ８０面を
１０μ以上研摩することでＡｒプラズマと同様のゲッタ
リング効果が確認された。
ーニング及び乾式サンドブラストによるＢＳＤ付与も同
時に試みたが、いづれも、ＢＳＤ付与時に、非Ｂ８０面
にもダメージやキズが入り、その後の２〜５μ研摩で除
去しきれないことが解った。液体ホーニング及びサンド
ブラストでＢＳＤｋ入れる場合、その後、非Ｂ８０面を
１０μ以上研摩することでＡｒプラズマと同様のゲッタ
リング効果が確認された。
然し乍ら、両面研摩ウェーハに対−しては量産コスト上
多大すると、不活性ガスプラズマによ、！１）ＢＳＤ加
工する方が、その後の研摩取り代を小さくできるため、
生産コスト上有利である。
多大すると、不活性ガスプラズマによ、！１）ＢＳＤ加
工する方が、その後の研摩取り代を小さくできるため、
生産コスト上有利である。
実施例 ４
シリコン単結晶棒よシ、スライス工程、面取多工程を経
たウェーハｆｆｉ＃２５００の研削板で研削した。
たウェーハｆｆｉ＃２５００の研削板で研削した。
その後、片面で１０〜２０μエツチングして、５００μ
厚のボロンドープ、１０〜２５Ω謂、１００癲ρ、（１
００）面のウェーハ全作った。これらのウェーハの一部
を前記実施例と同様、光沢度、Ｒａを測定したところ、
光沢度２５０％、Ｒａは０．０３〜０．０６μｍであっ
た。これらのウェーハをＡｒプラズマ中で実施例１と同
様、ＢＳＤ付与した後、非Ｂ’ＳＤ面を研摩して、半導
体基板を作った。
厚のボロンドープ、１０〜２５Ω謂、１００癲ρ、（１
００）面のウェーハ全作った。これらのウェーハの一部
を前記実施例と同様、光沢度、Ｒａを測定したところ、
光沢度２５０％、Ｒａは０．０３〜０．０６μｍであっ
た。これらのウェーハをＡｒプラズマ中で実施例１と同
様、ＢＳＤ付与した後、非Ｂ’ＳＤ面を研摩して、半導
体基板を作った。
この後、１１４０℃、６０分、ＷｅｔＯ２酸化し、酸化
膜を除去した後、ジルトルエッチして調べたところ、Ａ
ｒプラズマエツチングでドーズ量が０．５ Ｘ １０１
８．１．５ Ｘ １０１８．４．５ Ｘ Ｉ Ｏ１８ａ
ｔｏｍｓ／ｉ （７）いづれの場合でもＢＳＤ面には２
〜５ Ｘ １０ ’（ＩＮ／ｉのＯ８Ｆが発生し、非Ｂ
ＳＤ面には何ら欠陥が発生せず、ゲッタリング効果が得
られた。
膜を除去した後、ジルトルエッチして調べたところ、Ａ
ｒプラズマエツチングでドーズ量が０．５ Ｘ １０１
８．１．５ Ｘ １０１８．４．５ Ｘ Ｉ Ｏ１８ａ
ｔｏｍｓ／ｉ （７）いづれの場合でもＢＳＤ面には２
〜５ Ｘ １０ ’（ＩＮ／ｉのＯ８Ｆが発生し、非Ｂ
ＳＤ面には何ら欠陥が発生せず、ゲッタリング効果が得
られた。
実施例 ５
シリコン単結晶棒よシスライス工程、面取多工程を経た
ウェーハｅ＃２．５００研削板で研削したＯ その後、片面で１０〜２０μエツチングして、５００μ
厚のボロンドープ１０〜２５Ω（７）、１００簡Ω、（
１００）面のウェーッ・ヲ作った。
ウェーハｅ＃２．５００研削板で研削したＯ その後、片面で１０〜２０μエツチングして、５００μ
厚のボロンドープ１０〜２５Ω（７）、１００簡Ω、（
１００）面のウェーッ・ヲ作った。
これらのウェーハの一部を前記実施例と同様光沢度、Ｒ
ａを測定したところ、光沢度２５０％、Ｒａは０．０３
〜０．０６μｍであった。これらのウェーハを液体ホー
ニングによシ実施例２と同様ＢＳＤ付与した後、非ＢＳ
Ｄ面を研摩して半導体基板を作った。
ａを測定したところ、光沢度２５０％、Ｒａは０．０３
〜０．０６μｍであった。これらのウェーハを液体ホー
ニングによシ実施例２と同様ＢＳＤ付与した後、非ＢＳ
Ｄ面を研摩して半導体基板を作った。
この後、１１４０℃、６０分、ＷｅｔＯ□酸化し、酸化
膜を除去した後、ジルトルエッチして調べたところ、液
体ホーニング時間が５ ｓｅｃ ７枚、１０ ｓｅｃ／
枚、’１５ｓｏｃ／枚のいづれの場合でも、ＢＳＤ面に
は２〜５×１０５個／ｄのＯ８Ｆが発生し、非ＢＳＤ面
には、何ら欠陥が発生せず、ゲッタリング効果が得られ
た。又液体ホーニングの他ザンドブラストでも同様のゲ
ッタリング効果が得られた。
膜を除去した後、ジルトルエッチして調べたところ、液
体ホーニング時間が５ ｓｅｃ ７枚、１０ ｓｅｃ／
枚、’１５ｓｏｃ／枚のいづれの場合でも、ＢＳＤ面に
は２〜５×１０５個／ｄのＯ８Ｆが発生し、非ＢＳＤ面
には、何ら欠陥が発生せず、ゲッタリング効果が得られ
た。又液体ホーニングの他ザンドブラストでも同様のゲ
ッタリング効果が得られた。
第１図はドーズ量制御システムを示す。
第２図はエツチング取り代とＢＳＤ面に発生したＯ８Ｆ
密度の関係を示す。 特許出願人 小松電子金属株式会社 覗 第１図 丁ツ４ニゲ°頁弧−Ｉ４％ 第２ ０噛 ］−ＩＣ☆ノ
密度の関係を示す。 特許出願人 小松電子金属株式会社 覗 第１図 丁ツ４ニゲ°頁弧−Ｉ４％ 第２ ０噛 ］−ＩＣ☆ノ
Claims (1)
- 【特許請求の範囲】 １、半導体デバイスに使用するシリコン基板に於いて、
該基板である鏡面ウェーハの裏面粗さがＲａで０．１μ
ｍ以下であるか、又は該裏面光沢度が２５０％以上であ
り、且つ、該裏面にＢＳＤが付与されたことを特徴とす
る半導体デバイス用シリコン基板。 ２、該ＢＳＤが不活性ガスのプラズマエツチングにより
付与された特許請求の範囲第１項の半導体デバイス用シ
リコン基板。 ３、両面鏡面ウェーハで、且つ、片面にＢＳＤが付与さ
れた特許請求の範囲第１項の半導体デバイス用シリコン
基板。 ４、該ＢＳＤが不活性ガスのプラズマエツチングにより
付与された特許請求の範囲第３項の半導体デバイス用シ
リコン基板。 ５、研削盤により加工された該裏面にＢＳＤが付与され
た特許請求の範囲第１項の半導体デバイス用シリコン基
板。 ６、不活性ガスのプラズマエツチングによすＢＳＤが付
与された特許請求の範囲第５１項の半導体デバイス用シ
リコン基板。 ７、半導体デバイス用シリコン基板を製造する方法にお
いて、ラップ工程、又は、研削工程の後、エツチングす
るか、又は両面研摩によシ加工し、仕上げ面のＲａが帆
１μｍ以下、又は、光沢度が２５０−以上に加工した後
、該面にＢＳＤを付与することを特徴とする半導体デバ
イス用シリコン基板の製造方法。 ｓ、＃１ｏｏｏラップ後、４０μ以上エツチングし、濤
ｋ Ｒａで０．１μｍ位下、又は光沢度が２５０チ以上のＩ
仕上げ面に加工した後、該面にＢＳＤを付与し、（非Ｂ
８０面を研摩する特許請求の範囲第７項の半導体デバイ
ス用シリコン基板の製造方法。 ９、該ＢＳＤが、不活性ガスプラズマエツチングによシ
付与される特許請求の範囲第８項の半導体デバイス用シ
リコン基板の製造方法。 １００両面研摩し、Ｒａで０．０１μｍ以下、又は光沢
度が３３０〜３５０チの仕上げ面に加工した後、該面Ｋ
ＢＳＤを付与し、非ＢＳＤ面を研摩する特許請求の範囲
第７項の半導体デバイス用シリコン基板の製造方法。 １１、該ＢＳＤが不活性ガスプラズマエツチングによシ
付与される特許請求の範囲第１０項の半導チングし、Ｒ
ａで０．１μｍ以下、又は光沢度が２５０％以上の仕上
げ面に加工した後、該面にＢＳＤを付与し、非ＢＳＤ面
を研摩する特許請求の範囲第７項の半導体デバイス用シ
リコン基板の製造方法。 １３、該ＢＳＤが不活性ガスプラズマエツチングにより
付与される特許請求の範囲第１２項の半導体デバイス用
シリコン基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154997A JPH065675B2 (ja) | 1983-08-26 | 1983-08-26 | 半導体デバイス用シリコン基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154997A JPH065675B2 (ja) | 1983-08-26 | 1983-08-26 | 半導体デバイス用シリコン基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047427A true JPS6047427A (ja) | 1985-03-14 |
| JPH065675B2 JPH065675B2 (ja) | 1994-01-19 |
Family
ID=15596442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154997A Expired - Lifetime JPH065675B2 (ja) | 1983-08-26 | 1983-08-26 | 半導体デバイス用シリコン基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065675B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071776A (en) * | 1987-11-28 | 1991-12-10 | Kabushiki Kaisha Toshiba | Wafer processsing method for manufacturing wafers having contaminant-gettering damage on one surface |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051665A (ja) * | 1973-09-07 | 1975-05-08 | ||
| JPS51148355A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Single crystal semiconductor base plate |
| JPS5681934A (en) * | 1979-12-10 | 1981-07-04 | Hitachi Ltd | Formation of semiconductor element |
-
1983
- 1983-08-26 JP JP58154997A patent/JPH065675B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051665A (ja) * | 1973-09-07 | 1975-05-08 | ||
| JPS51148355A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Single crystal semiconductor base plate |
| JPS5681934A (en) * | 1979-12-10 | 1981-07-04 | Hitachi Ltd | Formation of semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071776A (en) * | 1987-11-28 | 1991-12-10 | Kabushiki Kaisha Toshiba | Wafer processsing method for manufacturing wafers having contaminant-gettering damage on one surface |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065675B2 (ja) | 1994-01-19 |
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