JPS59110110A - 半導体ウエハの製造方法 - Google Patents
半導体ウエハの製造方法Info
- Publication number
- JPS59110110A JPS59110110A JP21933382A JP21933382A JPS59110110A JP S59110110 A JPS59110110 A JP S59110110A JP 21933382 A JP21933382 A JP 21933382A JP 21933382 A JP21933382 A JP 21933382A JP S59110110 A JPS59110110 A JP S59110110A
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- JP
- Japan
- Prior art keywords
- wafer
- semiconductor wafer
- etching
- semiconductor
- warpage
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体ウェハの製造方法に関し、特に反りの
少ない半導体ウェハを次工程に供給することのできる半
導体ウェハの製造方法に関するものである。
少ない半導体ウェハを次工程に供給することのできる半
導体ウェハの製造方法に関するものである。
［発明の技術的青貝］
半導体装置の製造加工はよく知られているように、半導
体ウェハに対して行われ、また、高度の精密さを必要と
するので、被加工物たる半導体ウェハには反りや歪みが
できるかぎり少ないことが要求される。 しかしながら
、従来の半導体つエバの製造工程には以下に記載するよ
うに、反りや歪みの発生する要因が存在するため、ウェ
ハ加工中に割れたり、変形したりすることがあり、その
結果、ウェハ歩留りを現在以上に高くすることができな
かった。
体ウェハに対して行われ、また、高度の精密さを必要と
するので、被加工物たる半導体ウェハには反りや歪みが
できるかぎり少ないことが要求される。 しかしながら
、従来の半導体つエバの製造工程には以下に記載するよ
うに、反りや歪みの発生する要因が存在するため、ウェ
ハ加工中に割れたり、変形したりすることがあり、その
結果、ウェハ歩留りを現在以上に高くすることができな
かった。
［荷置技術の問題点コ
従来、半導体ウェハの製造工程においては、半導体イン
ゴットをスライスしてウェハを作り、次いでこのウェハ
の裏面をラッピングした後、面取り等の次段加工工程に
供している。 このようなウェハプロセスにおいて、ラ
ッピングは前段のスライシング工程でウェハに生じた傷
を除去するとともに後の各種加工工程のためにウェハ裏
面を平坦にする目的で行われるのであるが、ラッピング
中にウェハが砥粒との摩擦により発熱するため、ラッピ
ング終了後のウェハには反りが生じることが多く、また
、ウェハ裏面には砥粒との摩擦による薄い結晶破砕層が
生じているので、次段の面取り加工や後のデバイス加工
工程に供給されるウェハの状態は必ずしもよいとは言え
ぬものがあった。
ゴットをスライスしてウェハを作り、次いでこのウェハ
の裏面をラッピングした後、面取り等の次段加工工程に
供している。 このようなウェハプロセスにおいて、ラ
ッピングは前段のスライシング工程でウェハに生じた傷
を除去するとともに後の各種加工工程のためにウェハ裏
面を平坦にする目的で行われるのであるが、ラッピング
中にウェハが砥粒との摩擦により発熱するため、ラッピ
ング終了後のウェハには反りが生じることが多く、また
、ウェハ裏面には砥粒との摩擦による薄い結晶破砕層が
生じているので、次段の面取り加工や後のデバイス加工
工程に供給されるウェハの状態は必ずしもよいとは言え
ぬものがあった。
従って、ウェハに反りがある場合には次段のブレード工
程（面取り等の加工工程〉においてウェハがブレートに
よってウェハチャックに押しつけられたときにウェハが
割れてしまったり、また、ウェハがブレードによってウ
ェハチャックに押しつけられたときに結晶破砕層から亀
裂が入る等の事故を生じやすかった。
程（面取り等の加工工程〉においてウェハがブレートに
よってウェハチャックに押しつけられたときにウェハが
割れてしまったり、また、ウェハがブレードによってウ
ェハチャックに押しつけられたときに結晶破砕層から亀
裂が入る等の事故を生じやすかった。
［発明の目的コ
この発明の目的は、従来の半導体ウェハ製造工程におり
る前記のごとき問題点を解消し、ウェハ割れや亀裂の発
生を防止しろる、改良された半導体ウェハ製造方法を提
供することである。
る前記のごとき問題点を解消し、ウェハ割れや亀裂の発
生を防止しろる、改良された半導体ウェハ製造方法を提
供することである。
［発明の概要］
この発明による方法は、特許請求の範囲に記載したよう
に、ウェハ裏面のラッピング後に該裏面を所定厚さだけ
エツチングによって除去することを特徴とするものであ
る。 エツチング方法としてはドライエツチング法が望
ましく、プラズマエツチング、反応性イオンエツチング
等のエツチング法を適用できる。 エツチングによって
除去する層厚は結晶破砕層の数％でよく、これによりウ
ェハの反りを著しく減少させることができる。
に、ウェハ裏面のラッピング後に該裏面を所定厚さだけ
エツチングによって除去することを特徴とするものであ
る。 エツチング方法としてはドライエツチング法が望
ましく、プラズマエツチング、反応性イオンエツチング
等のエツチング法を適用できる。 エツチングによって
除去する層厚は結晶破砕層の数％でよく、これによりウ
ェハの反りを著しく減少させることができる。
［発明の実施例コ
半導体インゴットからスライシングした厚さ５５０μｍ
の多数のウェハをラッピングしてその裏面を２６０μｍ
削除し、厚さ２９０μｍにした。 ラッピング前の各ウ
ェハの反り量は最大２０μＩｌｌであり、ラッピング終
了時点でのウェハの・平均最大反り量は２００μｍであ
った。 また、ラッピング後に該ウェハの裏面に生じた
結晶破砕層の厚さは３０μｍ〜５０μｍであった。
の多数のウェハをラッピングしてその裏面を２６０μｍ
削除し、厚さ２９０μｍにした。 ラッピング前の各ウ
ェハの反り量は最大２０μＩｌｌであり、ラッピング終
了時点でのウェハの・平均最大反り量は２００μｍであ
った。 また、ラッピング後に該ウェハの裏面に生じた
結晶破砕層の厚さは３０μｍ〜５０μｍであった。
コ（１）試料の裏面に対してＣＦ４を１００ｃｃ／ ｍ
ｉｎ 。
ｉｎ 。
０２を４０ｃｃ／ｍｉｎの条件でプラズマエツチング（
ＣＤＥ−Ｖｌ型機、出力４６０Ｗ）を行って結晶破砕層
を１μｍ除去した後、各試料の反りを測定したところ、
最大反り量は１０μｍ以下となっていることがわかった
。
ＣＤＥ−Ｖｌ型機、出力４６０Ｗ）を行って結晶破砕層
を１μｍ除去した後、各試料の反りを測定したところ、
最大反り量は１０μｍ以下となっていることがわかった
。
［発明の効果］
前記実施例の結果から、本発明によればウェハの割れや
亀裂の発生を防止しうる改良された半導体ウェハの製造
方法がｊｑられることが明らかになった。 因みに半導
体ウェハに亀裂や割れが発生するのはウェハの反り戟が
最低５０μｍ以上の場合であり、本発明方法により得ら
れたウェハの反りは最大でも１０μｍ以下であるため、
本発明方法によればウェハに割れや亀裂を発生させる恐
れが完全に解消された。 従って、本発明方法によれば
ウェハ歩留りを著しく向上させることができ、半導体装
置の製造コストの低下に寄与することができる。
亀裂の発生を防止しうる改良された半導体ウェハの製造
方法がｊｑられることが明らかになった。 因みに半導
体ウェハに亀裂や割れが発生するのはウェハの反り戟が
最低５０μｍ以上の場合であり、本発明方法により得ら
れたウェハの反りは最大でも１０μｍ以下であるため、
本発明方法によればウェハに割れや亀裂を発生させる恐
れが完全に解消された。 従って、本発明方法によれば
ウェハ歩留りを著しく向上させることができ、半導体装
置の製造コストの低下に寄与することができる。
特許出願人 東京芝浦電気株式会社
Claims (1)
- １ 半導体ウェハの裏面をラッピングした後、該裏面を
所定厚さだけエツチングによって除去することを特徴と
する半導体ウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21933382A JPS59110110A (ja) | 1982-12-16 | 1982-12-16 | 半導体ウエハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21933382A JPS59110110A (ja) | 1982-12-16 | 1982-12-16 | 半導体ウエハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110110A true JPS59110110A (ja) | 1984-06-26 |
Family
ID=16733816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21933382A Pending JPS59110110A (ja) | 1982-12-16 | 1982-12-16 | 半導体ウエハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110110A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037994A (ja) * | 2015-08-11 | 2017-02-16 | 有限会社サクセス | 表面変質層深さ測定方法、半導体ウエハ研削方法、及び、半導体ウエハ製造方法 |
-
1982
- 1982-12-16 JP JP21933382A patent/JPS59110110A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037994A (ja) * | 2015-08-11 | 2017-02-16 | 有限会社サクセス | 表面変質層深さ測定方法、半導体ウエハ研削方法、及び、半導体ウエハ製造方法 |
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