JPS6043784A - ２重化プロセツサシステム - Google Patents
２重化プロセツサシステムInfo
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- JPS6043784A JPS6043784A JP58150370A JP15037083A JPS6043784A JP S6043784 A JPS6043784 A JP S6043784A JP 58150370 A JP58150370 A JP 58150370A JP 15037083 A JP15037083 A JP 15037083A JP S6043784 A JPS6043784 A JP S6043784A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は２重化プロセッサシステムに関する。
技術の背景
コンピュータ制御されるシステムの高信頼化９．ヲ図る
ぺ〈、プロセッサを２重化することが一般に行われてい
る。すなわち、現用系プロセッサと予備系プロセッサを
併設し、いずれか一方に障害が発生したときには他方に
切替えてシステムダウンを防止するというものである。
ぺ〈、プロセッサを２重化することが一般に行われてい
る。すなわち、現用系プロセッサと予備系プロセッサを
併設し、いずれか一方に障害が発生したときには他方に
切替えてシステムダウンを防止するというものである。
この場合、これらプロセッサにより制御さ扛る端末系に
２京化しないのが普通であるから、これらプロセッサと
これら端末系につながる通信回線との間には回線切替装
置が設けられる。本発明は主としてこの回線切替装置に
ついて言及する。
２京化しないのが普通であるから、これらプロセッサと
これら端末系につながる通信回線との間には回線切替装
置が設けられる。本発明は主としてこの回線切替装置に
ついて言及する。
従来技術と問題点
第１図は一般的な２重化プロセッサシステムの概要を示
すブロック図である。本図において。
すブロック図である。本図において。
１１−０は０系プロセツサ、すなわち現用系プロセッサ
、１１−１は１系プロセツサ、すなわち予備系プロセッ
サである。いずれか一方のプロセッサが回線切替装置１
２によって選択されて１通信回線１３に接続され、各種
端末（図示せず）とデータ交換を行う。本図に示した２
重化プロセッサシステムでは、装置１２の切替制御を全
てプロセッサ側から行っている。さらに、その切替制御
のために運転監視装置１４の助けを得て行う。この場合
、プロセッサ側が受け持つ操作にはかなり複雑なソフト
ウェアならびにこれをサポートするための複雑なハード
ウェアを必要とする。このためプロセッサ自身が担う本
来の役割が、前記の操作のために減縮されることになる
。これが問題点である。
、１１−１は１系プロセツサ、すなわち予備系プロセッ
サである。いずれか一方のプロセッサが回線切替装置１
２によって選択されて１通信回線１３に接続され、各種
端末（図示せず）とデータ交換を行う。本図に示した２
重化プロセッサシステムでは、装置１２の切替制御を全
てプロセッサ側から行っている。さらに、その切替制御
のために運転監視装置１４の助けを得て行う。この場合
、プロセッサ側が受け持つ操作にはかなり複雑なソフト
ウェアならびにこれをサポートするための複雑なハード
ウェアを必要とする。このためプロセッサ自身が担う本
来の役割が、前記の操作のために減縮されることになる
。これが問題点である。
発明の目的
従って本発明は、上記問題点に鑑み１回線切替のために
要する各プロセッサの負担を大幅に軽減することのでき
る２重化プロセッサシステム金提案することを目的とす
るものである。
要する各プロセッサの負担を大幅に軽減することのでき
る２重化プロセッサシステム金提案することを目的とす
るものである。
発明の構成
上記目的を達成するために本発明は、各プロセッサが運
転中であるか停止中であるかの診断と。
転中であるか停止中であるかの診断と。
回線の切替ならびに接続を行う判断およびその災行と全
会て回線切替装置に持たせることを基本とするものであ
る。この場合１回線切替装置自身は本来、高度な処理能
力金偏えていないので、前記の基本とする考え方をなる
べく ｔｉｉ単な手ＪＩＩｇとハードウェアによって実
現することを本発明の特徴とするものである。
会て回線切替装置に持たせることを基本とするものであ
る。この場合１回線切替装置自身は本来、高度な処理能
力金偏えていないので、前記の基本とする考え方をなる
べく ｔｉｉ単な手ＪＩＩｇとハードウェアによって実
現することを本発明の特徴とするものである。
発明の実施例
第２図は本発明に基づく２Ｎ化プロセツサシステムの原
理的な説明に用いるブロック図であり。
理的な説明に用いるブロック図であり。
第３図（Ａ）および（Ｂ）は第２図の２重化プロセッサ
システムの動作説明に用いるタイムチャートである。第
２図において、２１−０．２１−１および２２はそれぞ
れ第１図の現用系プロセッサ、予備系プロセッサおよび
回線切替装置に相当する。
システムの動作説明に用いるタイムチャートである。第
２図において、２１−０．２１−１および２２はそれぞ
れ第１図の現用系プロセッサ、予備系プロセッサおよび
回線切替装置に相当する。
通信回線１３とこれにつながる端末（図示せず）には何
ら変更を加えていない。各プロセッサ２１−０および２
１−１には状態通知部２３−０および２３−１が設けら
れる。各状態通知部２３−０．２３−１は、自己のプロ
セッサが運転中であることを示す第１情報を送出する。
ら変更を加えていない。各プロセッサ２１−０および２
１−１には状態通知部２３−０および２３−１が設けら
れる。各状態通知部２３−０．２３−１は、自己のプロ
セッサが運転中であることを示す第１情報を送出する。
これは周期的に行われる。一方、回線切替装置２２は、
これら第１情報をストアするための第ルジスタ２４ｔ−
有する。この第ルジスタ２４Ｖｃは周期的に論理１１１
が１゛き込まれ、その内容全周期的にクリアする。一連
の動作例を第３図に示す。同図（Ａ）はプロセッサ２１
−０．第ルジスタ２４の第１ビツト目および回線切替装
置２２の関係を示し、同図ＣＢ）はプロセッサ２１．−
１ 、第ルジスタ２４の第２ビツト目および回線切替装
置２２の関係を示す。システム全体の起動時′（時刻１
０）に装置２２は、まず論理ＩＩ″全レツレジス２２４
０両ビットき込む。その後１時刻ｔｌで例えばプロセッ
サ２１−０の方が先に立上がったとすると。
これら第１情報をストアするための第ルジスタ２４ｔ−
有する。この第ルジスタ２４Ｖｃは周期的に論理１１１
が１゛き込まれ、その内容全周期的にクリアする。一連
の動作例を第３図に示す。同図（Ａ）はプロセッサ２１
−０．第ルジスタ２４の第１ビツト目および回線切替装
置２２の関係を示し、同図ＣＢ）はプロセッサ２１．−
１ 、第ルジスタ２４の第２ビツト目および回線切替装
置２２の関係を示す。システム全体の起動時′（時刻１
０）に装置２２は、まず論理ＩＩ″全レツレジス２２４
０両ビットき込む。その後１時刻ｔｌで例えばプロセッ
サ２１−０の方が先に立上がったとすると。
その状態通知部２３−０は第１情報（論理１ｏ＝）をレ
ジスタ２４の第１ビツト目に書き込む。次に時刻ｔ２で
再び装置２２は山内の第ルジスタ２４の両ビットに論理
Ｊ＠ｉ書き込む。さらに同様のことは１時刻ｔ３以降に
プロセッサ２１−１が立上がった後に、このプロセッサ
２１−１についても行われる。なお、プロセッサが立上
るとは。
ジスタ２４の第１ビツト目に書き込む。次に時刻ｔ２で
再び装置２２は山内の第ルジスタ２４の両ビットに論理
Ｊ＠ｉ書き込む。さらに同様のことは１時刻ｔ３以降に
プロセッサ２１−１が立上がった後に、このプロセッサ
２１−１についても行われる。なお、プロセッサが立上
るとは。
プロセッサが実際に稼動状ＢＶｃ入るか又はいつでも稼
動状態に入シ得ることを意味する。かくのごとく１両プ
ロセッサが正常である限り周期的に論理Ｉ０１の第１情
報の書き込みが第ルジスタ２４に対してなされ、又、同
時にこれと同期してタイミングをずらしながら周期的に
、第ルジスタ２４には、装＠２２から論理１１″の雷込
みがなされる。結局、装＠２２からの論理Ｉｌ″の書込
みがなされる際に、当該ビットが論理１０１になってい
れば、当該プロセッサは正常に動作していることが判断
される。ここで、仮に時刻ｔ４にてプロセッサ２１−０
に障害（第３図（Ａ）のＸ参照）が発生したとするとこ
れ以降、論理１０１の第１情報が障害プロセッサ２１−
０から供給されなくなる。
動状態に入シ得ることを意味する。かくのごとく１両プ
ロセッサが正常である限り周期的に論理Ｉ０１の第１情
報の書き込みが第ルジスタ２４に対してなされ、又、同
時にこれと同期してタイミングをずらしながら周期的に
、第ルジスタ２４には、装＠２２から論理１１″の雷込
みがなされる。結局、装＠２２からの論理Ｉｌ″の書込
みがなされる際に、当該ビットが論理１０１になってい
れば、当該プロセッサは正常に動作していることが判断
される。ここで、仮に時刻ｔ４にてプロセッサ２１−０
に障害（第３図（Ａ）のＸ参照）が発生したとするとこ
れ以降、論理１０１の第１情報が障害プロセッサ２１−
０から供給されなくなる。
そうすると１時刻ｔ５にて装置２２が、レレスタ２４に
対し論理ｌ１ｌｌ書き込む際、蟲該ビットが１１１のま
まであることが発見される。ここに装置２２は障害の発
生を知り、所定の回線切替動作に入る。
対し論理ｌ１ｌｌ書き込む際、蟲該ビットが１１１のま
まであることが発見される。ここに装置２２は障害の発
生を知り、所定の回線切替動作に入る。
第４図は本発明に基づく２重化プロセッサの一具体例を
示すブロック図である。既に説明済みの構成要素には同
一の参照番号を付して示す。プロセッサ２１−０お工び
２１−１内の状態通知部２３−０および２３−１は、そ
れぞれタイマー４１−〇および４１−１と書込み制御部
４２−０および４２−１とからなり、これらプロセッサ
が正常動作中である限り、装置２２内の第ルジスタ２４
における対応ビットに論理′０１の第１情報を周期的に
書き込む（図中のＷｒｉｔｅ）。なお、その周期性は、
タイマー（４１−０，４１−１）の割込み（図中のＩｎ
ｔ）によって規定される。
示すブロック図である。既に説明済みの構成要素には同
一の参照番号を付して示す。プロセッサ２１−０お工び
２１−１内の状態通知部２３−０および２３−１は、そ
れぞれタイマー４１−〇および４１−１と書込み制御部
４２−０および４２−１とからなり、これらプロセッサ
が正常動作中である限り、装置２２内の第ルジスタ２４
における対応ビットに論理′０１の第１情報を周期的に
書き込む（図中のＷｒｉｔｅ）。なお、その周期性は、
タイマー（４１−０，４１−１）の割込み（図中のＩｎ
ｔ）によって規定される。
第ルジスタ２４には既述のように論理Ｉ ＩＩが周期的
に書き込まれるが、この書き込みは、論理判断制御部４
３によシ、信号線ｓｉを介して行われる。この書き込み
（Ｗｒｉｔｅ ）に先行して、制御部４３は第ルジスタ
２４の内容が論理５０″になっているかを調べる必要が
あり、このため、信号１８２を介して第ルジスタ２４の
内容を読み取る（ Ｒｅａｄ ） なお、第ルジスタ２
４からの読取多情報は後述の論理判断にとって重要な情
報となる。
に書き込まれるが、この書き込みは、論理判断制御部４
３によシ、信号線ｓｉを介して行われる。この書き込み
（Ｗｒｉｔｅ ）に先行して、制御部４３は第ルジスタ
２４の内容が論理５０″になっているかを調べる必要が
あり、このため、信号１８２を介して第ルジスタ２４の
内容を読み取る（ Ｒｅａｄ ） なお、第ルジスタ２
４からの読取多情報は後述の論理判断にとって重要な情
報となる。
上記論理判断のために上記第１情報の他に第２情報が必
要である（・後に詳述）。この第２情報は第２レジスタ
４４より、信号線８３を介して周期的に読み出され、制
御部４３での論理判断に供ぜれる。第２情報は、装置２
２内のスイッチ部４５における回線接続状態を２表わす
。すなわち１通信回線１３がいずれのプロセッサ（２１
−Ｏ又は２ｌ−１）と接続しているか金表わす。なお、
上４□ｉ、ｔ工およ。、２□。ツウ１．イ□、 ・１′
・Ｓｌによる論理１１１の書込みは全て周期的に行われ
、そのために、タイマー４６より周期的な割込み（Ｉｎ
ｔ）′！ｉ−行う。かくして、論理判断制御部４３は、
所定の論理判断の後、スイッチ部４５に対し、信号線Ｓ
４’に介して切替指示信号ｓｗ４与え、所定の回線接続
状態にする。このとき、どのような回線接続状態かを示
す前記第２情報を、信号線８５１介して第２レジスタ４
４に書き込む（Ｗｒｉｔｅ）。
要である（・後に詳述）。この第２情報は第２レジスタ
４４より、信号線８３を介して周期的に読み出され、制
御部４３での論理判断に供ぜれる。第２情報は、装置２
２内のスイッチ部４５における回線接続状態を２表わす
。すなわち１通信回線１３がいずれのプロセッサ（２１
−Ｏ又は２ｌ−１）と接続しているか金表わす。なお、
上４□ｉ、ｔ工およ。、２□。ツウ１．イ□、 ・１′
・Ｓｌによる論理１１１の書込みは全て周期的に行われ
、そのために、タイマー４６より周期的な割込み（Ｉｎ
ｔ）′！ｉ−行う。かくして、論理判断制御部４３は、
所定の論理判断の後、スイッチ部４５に対し、信号線Ｓ
４’に介して切替指示信号ｓｗ４与え、所定の回線接続
状態にする。このとき、どのような回線接続状態かを示
す前記第２情報を、信号線８５１介して第２レジスタ４
４に書き込む（Ｗｒｉｔｅ）。
第５図は第４図の論理判断制御部４３の論理判断動作全
説明するための論理パターン図である。
説明するための論理パターン図である。
本図において、左欄は第ルジスタ２４の内容（左が現用
系プロセッサ２１−０用のピッ）ＢＯ右脅が予備系プロ
セッサ２１−１用のビットＢｌ）を示し、上欄は第２レ
ジスタ４４の内容を示す。
系プロセッサ２１−０用のピッ）ＢＯ右脅が予備系プロ
セッサ２１−１用のビットＢｌ）を示し、上欄は第２レ
ジスタ４４の内容を示す。
これはスイッチ部４５が未接続（００）（第１ビツトは
２１−０系、第２ビツトは２１−１系）。
２１−０系、第２ビツトは２１−１系）。
現用系（０系）接続中（１０）および予備系（ｌ系）接
続中（Ｏｌ）の３つの状態に分けられる。
続中（Ｏｌ）の３つの状態に分けられる。
この論理パターン図の見方は、第ルジスタ２４のいずれ
かと第２レジスタ４４のいずれかの交点における論理パ
ターンを読み出すというものであシ１例えば第ルジスタ
２４の内容が（ｌＯ）（図中の（イ））で第２レジスタ
４４の内容が（ｌＯ）（図中の（ロ））ならば１図中の
（ハ）に示す（０１）の内容の切替指示信号ＳＷをスイ
ッチ部４５に送る。この（ハ）の（Ｏｌ）はｌ系へ接続
を切替えることを表わす。つまり、この場合は、プロセ
ッサ２１−０に障害が発生していて、現在はスイッチ部
４５がプロセッサ２１−０に接続中であるから。
かと第２レジスタ４４のいずれかの交点における論理パ
ターンを読み出すというものであシ１例えば第ルジスタ
２４の内容が（ｌＯ）（図中の（イ））で第２レジスタ
４４の内容が（ｌＯ）（図中の（ロ））ならば１図中の
（ハ）に示す（０１）の内容の切替指示信号ＳＷをスイ
ッチ部４５に送る。この（ハ）の（Ｏｌ）はｌ系へ接続
を切替えることを表わす。つまり、この場合は、プロセ
ッサ２１−０に障害が発生していて、現在はスイッチ部
４５がプロセッサ２１−０に接続中であるから。
プロセッサ２１−１に回線接ＨＩＭを切替えよ、という
ことを表わしている。同様に、（ニ）の（Ｏｌ）はプロ
セッサ＋２１−１に切り替えるべきことを。
ことを表わしている。同様に、（ニ）の（Ｏｌ）はプロ
セッサ＋２１−１に切り替えるべきことを。
（ホ）、（へ）および（ト）の各（１０）はプロセッサ
２１−０に切り替えるべきこと葡それぞれ表わしている
。その他の、イロハの符号が付されていないところは１
回線接続をそのまま（何もしない）にすること金表わす
。なお１両プロセッサが障薔（同図（チ）に示す（１１
））ならば１回線接続状態’ｅ（００）、すなわち非接
続にする。上述の論理判断によシスイッチ部４５會制御
するのが論理判断制御部４３である。
２１−０に切り替えるべきこと葡それぞれ表わしている
。その他の、イロハの符号が付されていないところは１
回線接続をそのまま（何もしない）にすること金表わす
。なお１両プロセッサが障薔（同図（チ）に示す（１１
））ならば１回線接続状態’ｅ（００）、すなわち非接
続にする。上述の論理判断によシスイッチ部４５會制御
するのが論理判断制御部４３である。
第６Ａおよび６Ｂ図は第４図の論理判断制御部４３の回
線接続制御手順を示すフローチャートである。ただし、
このフローチャートの内容は既述した説明とほぼ同じで
ある。ステップ（ａ）では第ルジスタ２４の各ビットの
第１情報全読み出す。
線接続制御手順を示すフローチャートである。ただし、
このフローチャートの内容は既述した説明とほぼ同じで
ある。ステップ（ａ）では第ルジスタ２４の各ビットの
第１情報全読み出す。
ステラ７’ （ｂ）で、Ｏ系と１系の論理和をとること
によシ、第ルジスタ２４の内容が（００）である状態（
第５図中の（す）参照）を検知できる。つまり、論理和
の値が１０１ならば第ルジスタ２４の内容が（００）で
あり、さらにステップ（ｃ）へ移る。もしその値が１１
“ならば第ルジスタ２４の内容は（ｌＯ）か（Ｏｌ）か
（１１）である。
によシ、第ルジスタ２４の内容が（００）である状態（
第５図中の（す）参照）を検知できる。つまり、論理和
の値が１０１ならば第ルジスタ２４の内容が（００）で
あり、さらにステップ（ｃ）へ移る。もしその値が１１
“ならば第ルジスタ２４の内容は（ｌＯ）か（Ｏｌ）か
（１１）である。
このときはステップ（ｇ）へ移る。ステップ（Ｃ）では
、第２レジスタ４４のＯ系ビット（左側ビット）を読み
取り、その値が１０１ならステジブ（ｄ）に移シ、さら
に第２レジスタ４４の１系ビツト（右側ビット）ヲ読み
取り、この値が１０１なら、スイッチ部４５ｋＯ系に接
続して（又は０系のまま維持して）ステップ（ｅ）にお
いて、その回線接続状態（１０）’＆第２レジスタ４４
に書き込む。逆に。
、第２レジスタ４４のＯ系ビット（左側ビット）を読み
取り、その値が１０１ならステジブ（ｄ）に移シ、さら
に第２レジスタ４４の１系ビツト（右側ビット）ヲ読み
取り、この値が１０１なら、スイッチ部４５ｋＯ系に接
続して（又は０系のまま維持して）ステップ（ｅ）にお
いて、その回線接続状態（１０）’＆第２レジスタ４４
に書き込む。逆に。
その値が“ｌ″なら、スイッチ部４５を１系に接続して
（又はｌ系のまま維持して）、ステップ（ｆ）において
その回線接続状態（０１）ｋ第２レジスタ４４に書き込
む。
（又はｌ系のまま維持して）、ステップ（ｆ）において
その回線接続状態（０１）ｋ第２レジスタ４４に書き込
む。
上記ステップＣＣ）の読出し値が１１１のときも。
ステップ（ｅ）へ移る。
ステップ（ｂ）の論理和の値が１１１であれば、さらに
ステップ（ｇ）で、第ルジスタ２４の０系と１系の論理
ｆｆｌ’ｅとる。この値が“１１であれば、第５図の（
チ）に相当し１回線を非接続にしてから。
ステップ（ｇ）で、第ルジスタ２４の０系と１系の論理
ｆｆｌ’ｅとる。この値が“１１であれば、第５図の（
チ）に相当し１回線を非接続にしてから。
ステップ（ｈ）へ移って第２レジスタ４４に（００）を
書き込む。逆に、その値が１０１ならば、第５図中の（
イ）又は（ヌ）であシ、（イ）であればｌ系に接続しく
又はｌ系の−１ま維持し）、（ヌンであればＯ系に接続
して（又は０系のまま維持して）、ステップ（ｉ）にて
、第ルジスタ２４の内容を反転した値全第２レジスタ４
４に書き込む。
書き込む。逆に、その値が１０１ならば、第５図中の（
イ）又は（ヌ）であシ、（イ）であればｌ系に接続しく
又はｌ系の−１ま維持し）、（ヌンであればＯ系に接続
して（又は０系のまま維持して）、ステップ（ｉ）にて
、第ルジスタ２４の内容を反転した値全第２レジスタ４
４に書き込む。
発明の詳細
な説明したように本発明によれば、現用系プロセッサお
よび予備系プロセッサは、単純な状態通知部（２３−０
，２３−１）ｅ設けるのみで良く。
よび予備系プロセッサは、単純な状態通知部（２３−０
，２３−１）ｅ設けるのみで良く。
回線監視に要するこれらプロセッサの負担はがなり低減
される。又−回線切替装置２２は、第１および第２レジ
スタ（２４，４４）と比較的簡単な論理判断制御部４３
とを設けるだけで良く、高度なプロセッサ機能も複雑な
ハードウェアも必要としない。
される。又−回線切替装置２２は、第１および第２レジ
スタ（２４，４４）と比較的簡単な論理判断制御部４３
とを設けるだけで良く、高度なプロセッサ機能も複雑な
ハードウェアも必要としない。
第１図は一般的な２重化プロセッサシステムの概要を示
すブロック図。 第２図は本発明に基づく２重化プロセッサシステムの原
理的な説明に用いるブロック図。 第３図（Ａ）および（Ｂ）は第２図の２重化プロセッサ
システムの動作説明に用いるタイムチャート。 第４図は本発明に基づく２重化プロセッサの一具体例を
示すブロック図。 第５図は酊４図の論理４！ｌＩ断制御部４３の論理判断
動作を説明するだめの論理バター７図。 第６Ａおよび６Ｂ図は第４図の論理判断制御部４３０回
線接続制御手順を示すフローチャートである。 １３・・・通信回線、２１−０・・・現用系プロセッサ
。 ２１−１・・・予備系プロセッサ、２２川回線切替装置
。 ２３−０．２３−１・・・状態通知部。 ２４・・・第ルジスタ、４３由論理判断制御部。 ４４・・・第２レジスタ、４５・・・スイッチ部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士西舘和之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第５図 第６Ａ図 リラへ りへ ■へ
すブロック図。 第２図は本発明に基づく２重化プロセッサシステムの原
理的な説明に用いるブロック図。 第３図（Ａ）および（Ｂ）は第２図の２重化プロセッサ
システムの動作説明に用いるタイムチャート。 第４図は本発明に基づく２重化プロセッサの一具体例を
示すブロック図。 第５図は酊４図の論理４！ｌＩ断制御部４３の論理判断
動作を説明するだめの論理バター７図。 第６Ａおよび６Ｂ図は第４図の論理判断制御部４３０回
線接続制御手順を示すフローチャートである。 １３・・・通信回線、２１−０・・・現用系プロセッサ
。 ２１−１・・・予備系プロセッサ、２２川回線切替装置
。 ２３−０．２３−１・・・状態通知部。 ２４・・・第ルジスタ、４３由論理判断制御部。 ４４・・・第２レジスタ、４５・・・スイッチ部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士西舘和之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第５図 第６Ａ図 リラへ りへ ■へ
Claims (1)
- 【特許請求の範囲】 Ｌ 現用系プロセッサおよび予備系プロセッサと、該現
用系又は予備系プロセッサとこれらプロセッサとデータ
交換すべき端末とを結ぶ通信回線を、これら現用系又は
予備系プロセッサのいずれか一方に択一的に切替えて接
続するスイッチ部からなる回線切替装置とを有してなる
２重化プロセッサシステムにおいて。 運転中であるか停止中であるか全示″ｔ′第１情報を前
記回線切替装置に周期的に送出する状態通知部を前記現
用系および予備系プロセッサの各々に設け、該回線切替
装置は、該現用系および予備系プロセッサからの各該第
１情報をストアする第１しンスタと、前記スイッチ部に
おける回線接続状態を示す第２情報をストアする第２レ
ジスタと。 該第１および第２レジスタ内の該第１および第２情報を
周期的に読み出して、これら情報の論理パターンから前
記スイッチ部における回線接続状態を決定すると共に、
該決定の都度、該回線接続状態に相当する第２情報を前
記第２レジスタにストアし且つ前記第２レジスタの内容
をクリアする論理判断制御部とをさらに備えてなること
を特徴とする２Ｍ化プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150370A JPS6043784A (ja) | 1983-08-19 | 1983-08-19 | ２重化プロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150370A JPS6043784A (ja) | 1983-08-19 | 1983-08-19 | ２重化プロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043784A true JPS6043784A (ja) | 1985-03-08 |
| JPH0519743B2 JPH0519743B2 (ja) | 1993-03-17 |
Family
ID=15495506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150370A Granted JPS6043784A (ja) | 1983-08-19 | 1983-08-19 | ２重化プロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043784A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100659A (ja) * | 1987-10-14 | 1989-04-18 | Fuji Electric Co Ltd | 二重化制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109057A (en) * | 1980-12-26 | 1982-07-07 | Omron Tateisi Electronics Co | Automatic switching system of dual-processor system |
| JPS5850048A (ja) * | 1981-09-10 | 1983-03-24 | Fujitsu Ltd | 処理装置の誤動作検出方式 |
-
1983
- 1983-08-19 JP JP58150370A patent/JPS6043784A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109057A (en) * | 1980-12-26 | 1982-07-07 | Omron Tateisi Electronics Co | Automatic switching system of dual-processor system |
| JPS5850048A (ja) * | 1981-09-10 | 1983-03-24 | Fujitsu Ltd | 処理装置の誤動作検出方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100659A (ja) * | 1987-10-14 | 1989-04-18 | Fuji Electric Co Ltd | 二重化制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519743B2 (ja) | 1993-03-17 |
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