JPS6040062B2 - 浮動接続チヤネル装置 - Google Patents
浮動接続チヤネル装置Info
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- JPS6040062B2 JPS6040062B2 JP21436781A JP21436781A JPS6040062B2 JP S6040062 B2 JPS6040062 B2 JP S6040062B2 JP 21436781 A JP21436781 A JP 21436781A JP 21436781 A JP21436781 A JP 21436781A JP S6040062 B2 JPS6040062 B2 JP S6040062B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
‘１’発明の技術分野
本発明は、本体処理装置と入出力装置群との間をつなぐ
チャネル装置と、入出力装置群との対応関係を浮動にし
、入出力要求に対して動的にチャネル装置を割当て可能
にして効率化を図った浮動接続チャネル装置に関するも
のである。
チャネル装置と、入出力装置群との対応関係を浮動にし
、入出力要求に対して動的にチャネル装置を割当て可能
にして効率化を図った浮動接続チャネル装置に関するも
のである。
｛２｝ 技術の背景
一般に、チャネル装置は主記憶装置を含む本体処理装置
と、例えば磁気ディスク装置、磁気テープ装置、回線制
御処理装置等の入出力装置との間のデータ転送および制
御情報の転送等のインタフェースとして用いられるもの
であり、下位装置である上記入出力装置の制御情報の内
容にまで直接関与するものではないので、例えばブロッ
ク・マルチプレクサ・チャネル装置（ＢＭＣ）等、本釆
、入出力装置の種類によらず共通化して使用できるもの
である。
と、例えば磁気ディスク装置、磁気テープ装置、回線制
御処理装置等の入出力装置との間のデータ転送および制
御情報の転送等のインタフェースとして用いられるもの
であり、下位装置である上記入出力装置の制御情報の内
容にまで直接関与するものではないので、例えばブロッ
ク・マルチプレクサ・チャネル装置（ＢＭＣ）等、本釆
、入出力装置の種類によらず共通化して使用できるもの
である。
【３｝ 従来技術と問題点
従来、チャネル装置は、入出力装置群とケーブルで接続
されて、固定的に対応づけられるようにされていた。
されて、固定的に対応づけられるようにされていた。
そのため、チャネル装置と入出力装置との対応関係に柔
軟性、融通性がなく、システム設計においてチャネル装
置の台数を決定するにあたっても、各チャネル装置個々
の最大負荷を予想して決定しなければならず、無駄が生
じる原因となった。特に、大規模なデータ処理システム
においては、同一種類のチャネル装置を多数設置するに
もかかわらず、サービス時において実際に同時に稼動す
るチャネル装置はあまり多くはない。具体例に従って説
明すると以下の通りである。第１図は従来方式の例を示
す。図中、１は本体処理装置、２は中央処理装置、３は
主記憶装置、４はチャネル制御装置、５一１ないし５一
３はチャネル装置、６一１なし、し６−３は入出力装置
群、７−１なし、し７−３は入出力制御装置を表わす。
第１図において、中央処理装置２は主記憶装置３上に格
納された命令をフェッチして実行し、また入出力装置群
６−１，６−２，６−３に対してのデータの入出力を行
う。
軟性、融通性がなく、システム設計においてチャネル装
置の台数を決定するにあたっても、各チャネル装置個々
の最大負荷を予想して決定しなければならず、無駄が生
じる原因となった。特に、大規模なデータ処理システム
においては、同一種類のチャネル装置を多数設置するに
もかかわらず、サービス時において実際に同時に稼動す
るチャネル装置はあまり多くはない。具体例に従って説
明すると以下の通りである。第１図は従来方式の例を示
す。図中、１は本体処理装置、２は中央処理装置、３は
主記憶装置、４はチャネル制御装置、５一１ないし５一
３はチャネル装置、６一１なし、し６−３は入出力装置
群、７−１なし、し７−３は入出力制御装置を表わす。
第１図において、中央処理装置２は主記憶装置３上に格
納された命令をフェッチして実行し、また入出力装置群
６−１，６−２，６−３に対してのデータの入出力を行
う。
入出力データの転送は、チャネル装置５一１等を介して
行われるが、例えば入出力装置群６−１はチャネル装置
５一１とだけ固定的に接続されるため、入出力装群６一
１の中に含めることのできる入出力装置の数は、チャネ
ル装置５−１の最大負荷によって定められることになる
。換言すれば、チャネル装置は、最大負荷を考慮して個
々に分割された入出力装置群のそれぞれに対応して必要
とされることになる。従って、チャネル装置は、入出力
装置全体の負荷合計に比べて余分に必要となり、無駄が
生じることになる。‘４）発明の目的 本発明は、上記問題点の解決を図り、チャネル装置と入
出力装置群との接続を動的に切替えることができるよう
にし、空きチャネル装置の有効利用を図って、効率よく
チャネル装置を使用できるようにすることを目的として
いる。
行われるが、例えば入出力装置群６−１はチャネル装置
５一１とだけ固定的に接続されるため、入出力装群６一
１の中に含めることのできる入出力装置の数は、チャネ
ル装置５−１の最大負荷によって定められることになる
。換言すれば、チャネル装置は、最大負荷を考慮して個
々に分割された入出力装置群のそれぞれに対応して必要
とされることになる。従って、チャネル装置は、入出力
装置全体の負荷合計に比べて余分に必要となり、無駄が
生じることになる。‘４）発明の目的 本発明は、上記問題点の解決を図り、チャネル装置と入
出力装置群との接続を動的に切替えることができるよう
にし、空きチャネル装置の有効利用を図って、効率よく
チャネル装置を使用できるようにすることを目的として
いる。
｛５｝ 発明の構成
上記目的達成のため、本発明の浮動接続チャネル装置は
、複数のチャネル装置と、上記複数のチャネル装置のう
ちのいずれかに接続されてデータの入出力を行う複数の
入出力装置群と、本体処理装置とをそなえたデータ処理
システムにおいて、上記各入出力装置群を上記複数のチ
ャネル装置のうちのいずれかに動的に接続する穣御を行
う接続制御部と、上記複数のチャネル装置の本体処理装
置側および入出力装置側のそれぞれに接続されて設けら
れ、上記接続制御部の制御の下に上記本体処理装置と上
記チャネル装置との接続および上記チャネル装置と上記
入出力装置群との接続を対応して切替える接続切替部と
をそなえ、上記チャネル装置と上記入出力装置群との接
続が浮動にされ、上記接続制御部および上記援続切替部
によって入出力装置が接続されたチャネル装置が、その
入出力装置に対する処理を遂行するよう構成されたこと
を特徴としている。
、複数のチャネル装置と、上記複数のチャネル装置のう
ちのいずれかに接続されてデータの入出力を行う複数の
入出力装置群と、本体処理装置とをそなえたデータ処理
システムにおいて、上記各入出力装置群を上記複数のチ
ャネル装置のうちのいずれかに動的に接続する穣御を行
う接続制御部と、上記複数のチャネル装置の本体処理装
置側および入出力装置側のそれぞれに接続されて設けら
れ、上記接続制御部の制御の下に上記本体処理装置と上
記チャネル装置との接続および上記チャネル装置と上記
入出力装置群との接続を対応して切替える接続切替部と
をそなえ、上記チャネル装置と上記入出力装置群との接
続が浮動にされ、上記接続制御部および上記援続切替部
によって入出力装置が接続されたチャネル装置が、その
入出力装置に対する処理を遂行するよう構成されたこと
を特徴としている。
佃 発明の実施例
以下図面を参照しつつ説明する。
第２図は本発明の一実施例概要説明図を示す。
図中、符号１、５−１，５一２，６一１なし、し６−３
は第１図に対応し、８は接続制御部、９は上位俊締切替
部、１川ま下位嬢続切替部を表わす。本体処理装置１お
よび各入出力装置群６−１，６−２，６一３間の制御情
報の転送または入出力データの転送には、予めどのチャ
ネル装置５−１，５−２が使用されるかは固定化してお
らず、本体処理装置１または各入出力装置群６−１，・
・・からの転送要求があった場合に動的に決定される。
すなわち、例えば本体処理装置１が、入出力装置群６一
２内にある入出力装置にデータ出力の要求を出したとす
る。接続制御部８は、その要求を検出して、物理的に存
在するチャネル装置５一１および５−２のうち、いずれ
でもよいから空いているほうの装置を選択し、そのチャ
ネル装置５一１または５一２を経由して、入出力装置群
６一２の入出力装置へデータ出力を行うことができるよ
う、上位嬢締切替部９および下位俵続切替部１０に対し
、同様な内容を持つ切替えのための制御信号を出力する
。この制御信号によって上位接続切替部９および下位穣
続切替部９が対になって切替処理を行い、本体処理装置
１と選択されたチャネル装置５−１または５−２および
該チャネル装置と入出力装置群６−２とがそれぞれ接続
されて、パスが確立するようにされる。なお、上記処理
において、本体処理装置１は物理的なチャネル装置５ー
ー，・・・がシステムに何台存在するかなど何んら意識
する必要はなく、入出力装置群６−１，６−２，６−３
に対応して、仮想の論理チャネル装置ＬＣ０，ＬＣ１，
′ＬＣ２があるものとして処理を実行すればよい。
は第１図に対応し、８は接続制御部、９は上位俊締切替
部、１川ま下位嬢続切替部を表わす。本体処理装置１お
よび各入出力装置群６−１，６−２，６一３間の制御情
報の転送または入出力データの転送には、予めどのチャ
ネル装置５−１，５−２が使用されるかは固定化してお
らず、本体処理装置１または各入出力装置群６−１，・
・・からの転送要求があった場合に動的に決定される。
すなわち、例えば本体処理装置１が、入出力装置群６一
２内にある入出力装置にデータ出力の要求を出したとす
る。接続制御部８は、その要求を検出して、物理的に存
在するチャネル装置５一１および５−２のうち、いずれ
でもよいから空いているほうの装置を選択し、そのチャ
ネル装置５一１または５一２を経由して、入出力装置群
６一２の入出力装置へデータ出力を行うことができるよ
う、上位嬢締切替部９および下位俵続切替部１０に対し
、同様な内容を持つ切替えのための制御信号を出力する
。この制御信号によって上位接続切替部９および下位穣
続切替部９が対になって切替処理を行い、本体処理装置
１と選択されたチャネル装置５−１または５−２および
該チャネル装置と入出力装置群６−２とがそれぞれ接続
されて、パスが確立するようにされる。なお、上記処理
において、本体処理装置１は物理的なチャネル装置５ー
ー，・・・がシステムに何台存在するかなど何んら意識
する必要はなく、入出力装置群６−１，６−２，６−３
に対応して、仮想の論理チャネル装置ＬＣ０，ＬＣ１，
′ＬＣ２があるものとして処理を実行すればよい。
従って、第１図に図示した従来の場合と全く同様に、本
体処理装置１の入出力制御部（図示省略）等何んら変更
することなく、そのまま処理することが可能である。第
３図は本発明の一実施例構成を示す。
体処理装置１の入出力制御部（図示省略）等何んら変更
することなく、そのまま処理することが可能である。第
３図は本発明の一実施例構成を示す。
図中、符号２，３，５−１，５一２，７一１なし、し７
一３，８は第１図および第２図に対応する。また、符号
１１は浮動接続チャネル制御装置、１２は第２図図示上
位後続切替部９に相当する上位マトリックス・スイッチ
、１３は第２図図示下位薮続切替部１０に相当する下位
マトリックス・スイッチ、１４は接続状態レジスタ、１
５−１ないしＩ５−３はそれぞれ論理チャネル対応にも
うけらるＣＰＵインタフェース制御部、１６−１ないし
１６−３はそれぞれ論理チャネル対応にもうけられる１
／０インタフェース制御部を表わす。浮動綾続チ‐ャネ
ル制御装置１１は、実際に存する物理的なチャネル装置
といくつかの仮想の言理チャネル装置とを、任意に対応
づけて浮動接続チャネル装置を実現するものである。第
３図図示実施例においては、物理的なチャネル装置５−
１，５−２は２個、また論理チャネル装置ＬＣ０，ＬＣ
１，ＬＣ２は３個存在するものとしている。外部からは
、論理チャネル装置ＬＣ０，ＬＣ１，ＬＣ２があたかも
従来の通常のチャネル装置であるかのように見えるが、
実際には内部に同一仕様の物理的なチャネル装置５−１
，５一２を２個内蔵してプールしていて、これらが入出
力要求の出された時点で上記物理チャネル装置に動的に
対応づけられることになる。例えば、中央処理装置２か
らのスタート１／０（ＳＩＯ）命令、あるいは入出力制
御装置７一１，７−２，７一３からのデバイス・エンド
（ＤＶＥ）信号などが、チャネル装置接続の契機となる
。
一３，８は第１図および第２図に対応する。また、符号
１１は浮動接続チャネル制御装置、１２は第２図図示上
位後続切替部９に相当する上位マトリックス・スイッチ
、１３は第２図図示下位薮続切替部１０に相当する下位
マトリックス・スイッチ、１４は接続状態レジスタ、１
５−１ないしＩ５−３はそれぞれ論理チャネル対応にも
うけらるＣＰＵインタフェース制御部、１６−１ないし
１６−３はそれぞれ論理チャネル対応にもうけられる１
／０インタフェース制御部を表わす。浮動綾続チ‐ャネ
ル制御装置１１は、実際に存する物理的なチャネル装置
といくつかの仮想の言理チャネル装置とを、任意に対応
づけて浮動接続チャネル装置を実現するものである。第
３図図示実施例においては、物理的なチャネル装置５−
１，５−２は２個、また論理チャネル装置ＬＣ０，ＬＣ
１，ＬＣ２は３個存在するものとしている。外部からは
、論理チャネル装置ＬＣ０，ＬＣ１，ＬＣ２があたかも
従来の通常のチャネル装置であるかのように見えるが、
実際には内部に同一仕様の物理的なチャネル装置５−１
，５一２を２個内蔵してプールしていて、これらが入出
力要求の出された時点で上記物理チャネル装置に動的に
対応づけられることになる。例えば、中央処理装置２か
らのスタート１／０（ＳＩＯ）命令、あるいは入出力制
御装置７一１，７−２，７一３からのデバイス・エンド
（ＤＶＥ）信号などが、チャネル装置接続の契機となる
。
このとき、中央処理装置２側からの要求であれば、ＣＰ
Ｕインタフェース制御部１５−１，１５−２，１５−３
が、その論理チャネルに対して物理チャネルを割当てて
ほしい旨の接続要求信号を接続制御部８に伝える。また
、入出力装置側からの接続要求であれば１／０インタフ
ェース制御部１６一１，１６一２，１６一３が、接続要
求信号を接続制御部８に伝える。接続制御部８は接続状
態レジスター４に表わされている物理チャネル装置５−
１，６一２と論理チャネル装置ＬＣ０，ＬＣ１，ＬＣ２
との現在の対応状態を読取り、空いている物理チャネル
装置があれば、それを割当てて、接続状態レジスタ１４
を変更る。接続状態レジスター４の内容は、２つのマト
リックス・スイッチ、すなわち上位マトリックス・スイ
ッチ１２および下位マトリックス・スイッチ１３を直接
制御している。従って、接続状態レジスタ１４の変更に
より、切替信号が送出されて、上位マトリックス・スイ
ッチ１２および下位マトリックス・スイッチ１３が対応
して騒動され、今要求のあった論理チャネルと物理チャ
ネル装置５−１または５−２が接続されて対応づけられ
ることになる。すなわち、中央処理装鷹２と入出力制御
装置７一，・・・との間に、物理チャネル装置５一１ま
たは５‐２が直結されることとなり、データ転送または
制御情報転送の実際のルートが確立される。接続制御部
８は、上記切替えが完了した時点で、その旨を要求をあ
げてきたＣＰＵインタフェース制御部１５−１，１５−
２，１５一３または１／○インタフェース制御部１６−
１，１６一２，１６一３に伝達し、ＣＰＵインタフェー
ス制御部１５−１，・・・等は、選択された物理チャネ
ル装置５−１または５一２に、命令、アドレス、データ
、制御信号等を送り、実行させる。例えばＳＩＯ命令が
実行されて、命令が入出力制御装置７ーー．・・・に伝
わったとき、チャネルを切ってよい状態となる。
Ｕインタフェース制御部１５−１，１５−２，１５−３
が、その論理チャネルに対して物理チャネルを割当てて
ほしい旨の接続要求信号を接続制御部８に伝える。また
、入出力装置側からの接続要求であれば１／０インタフ
ェース制御部１６一１，１６一２，１６一３が、接続要
求信号を接続制御部８に伝える。接続制御部８は接続状
態レジスター４に表わされている物理チャネル装置５−
１，６一２と論理チャネル装置ＬＣ０，ＬＣ１，ＬＣ２
との現在の対応状態を読取り、空いている物理チャネル
装置があれば、それを割当てて、接続状態レジスタ１４
を変更る。接続状態レジスター４の内容は、２つのマト
リックス・スイッチ、すなわち上位マトリックス・スイ
ッチ１２および下位マトリックス・スイッチ１３を直接
制御している。従って、接続状態レジスタ１４の変更に
より、切替信号が送出されて、上位マトリックス・スイ
ッチ１２および下位マトリックス・スイッチ１３が対応
して騒動され、今要求のあった論理チャネルと物理チャ
ネル装置５−１または５−２が接続されて対応づけられ
ることになる。すなわち、中央処理装鷹２と入出力制御
装置７一，・・・との間に、物理チャネル装置５一１ま
たは５‐２が直結されることとなり、データ転送または
制御情報転送の実際のルートが確立される。接続制御部
８は、上記切替えが完了した時点で、その旨を要求をあ
げてきたＣＰＵインタフェース制御部１５−１，１５−
２，１５一３または１／○インタフェース制御部１６−
１，１６一２，１６一３に伝達し、ＣＰＵインタフェー
ス制御部１５−１，・・・等は、選択された物理チャネ
ル装置５−１または５一２に、命令、アドレス、データ
、制御信号等を送り、実行させる。例えばＳＩＯ命令が
実行されて、命令が入出力制御装置７ーー．・・・に伝
わったとき、チャネルを切ってよい状態となる。
いわゆる「チャネルエンド状態」を中央処理装置２への
通知することがあるのは、このタイミングであるが、こ
のようにチャネルの処理が完了した時点で、物理チャネ
ル装置５−１または５一２は、接続制御部８へ処理完了
信号を送る。接続制御部８はこの処理完了信号を受信し
たならば、接続状態レジスター４を変更し、切替信号を
上位マトリックス・スイッチ１２および下位マトリック
ス・スイッチ１３に送出して、物理チャネル装置５一１
または５−２を切り離す。切り離された物理チャネル装
置５一１または５一２は、空き状態となる。物理チャネ
ル装置５ーＩ，５一２がすべて使用されているときに、
更にもうひとつの論理チャネルからの接続要求がくると
、接続制御部８は接続不可信号を返す。
通知することがあるのは、このタイミングであるが、こ
のようにチャネルの処理が完了した時点で、物理チャネ
ル装置５−１または５一２は、接続制御部８へ処理完了
信号を送る。接続制御部８はこの処理完了信号を受信し
たならば、接続状態レジスター４を変更し、切替信号を
上位マトリックス・スイッチ１２および下位マトリック
ス・スイッチ１３に送出して、物理チャネル装置５一１
または５−２を切り離す。切り離された物理チャネル装
置５一１または５一２は、空き状態となる。物理チャネ
ル装置５ーＩ，５一２がすべて使用されているときに、
更にもうひとつの論理チャネルからの接続要求がくると
、接続制御部８は接続不可信号を返す。
中央処理装置２または入出力制御装置７−１，・・・に
対しては、いわゆる「チャネル・ビジー状態」となるこ
とになる。このような、チャネルの空き待ち事象が発生
したことを、ＣＰＵインタフェース制御部１５−１，１
５−２，１５−３または１／０インタフェース制御部１
６一１，１６一２．１６一３のその論理チャネルに対応
するフリップ・フロップ（図示省略）に記憶し、いずれ
かの物理チャネル装置５−１または５一２の処理が完了
したときに、の完了した旨の信号を送出するようにして
、再度接続要求を出す契機を与える。｛７）発明の効果 以上説明した如く、本発明によれば、物理的はチャネル
装置の台数は、入出力装置全体の負荷合計の最大値から
決定でき、効率のよいチャネル装置の利用が可能となる
。
対しては、いわゆる「チャネル・ビジー状態」となるこ
とになる。このような、チャネルの空き待ち事象が発生
したことを、ＣＰＵインタフェース制御部１５−１，１
５−２，１５−３または１／０インタフェース制御部１
６一１，１６一２．１６一３のその論理チャネルに対応
するフリップ・フロップ（図示省略）に記憶し、いずれ
かの物理チャネル装置５−１または５一２の処理が完了
したときに、の完了した旨の信号を送出するようにして
、再度接続要求を出す契機を与える。｛７）発明の効果 以上説明した如く、本発明によれば、物理的はチャネル
装置の台数は、入出力装置全体の負荷合計の最大値から
決定でき、効率のよいチャネル装置の利用が可能となる
。
また、経済的であるばかりでなく、チャネル障害時にも
アクセス・パスの障害に直ちにつながることはなく、シ
ステムの高信頼性を図ることができる。
アクセス・パスの障害に直ちにつながることはなく、シ
ステムの高信頼性を図ることができる。
第１図は従来方式の例、第２図は本発明の一実施例概要
説明図、第３図は本発明の一実施例構成を示す。 図中、１は本体処理装置、２は中央処理装置、３は主記
憶装置、４はチャネル制御装置、５一１ないし５一３は
チャネル装置、６−１ないし６一３は入出力装置群、７
−１なし、し７一３は入出力制御装置、８は接続制御部
、９は上位鞍続切替部、１０は下位酸続切替部、１１は
浮動接続チャネル制御装置、１２は上位マトリックス・
スイッチ、１３は下位マトリックス・スイッチ、１４は
接続状態レジスタ、１５−ないし１５−２はＣＰＵイン
タフェース制御部、１６−１なし、し１６一２は１／０
インタフェース制御部を表わす。 オー図ブＺ図 才３図
説明図、第３図は本発明の一実施例構成を示す。 図中、１は本体処理装置、２は中央処理装置、３は主記
憶装置、４はチャネル制御装置、５一１ないし５一３は
チャネル装置、６−１ないし６一３は入出力装置群、７
−１なし、し７一３は入出力制御装置、８は接続制御部
、９は上位鞍続切替部、１０は下位酸続切替部、１１は
浮動接続チャネル制御装置、１２は上位マトリックス・
スイッチ、１３は下位マトリックス・スイッチ、１４は
接続状態レジスタ、１５−ないし１５−２はＣＰＵイン
タフェース制御部、１６−１なし、し１６一２は１／０
インタフェース制御部を表わす。 オー図ブＺ図 才３図
Claims (1)
- １ 複数のチヤネル装置と、上記複数のチヤネル装置の
うちのいずれかに接続されてデータの入出力を行う複数
の入出力装置群と、本体処理装置とをそなえたデータ処
理システムにおいて、 上記各入出力装置群を上記複数
のチヤネル装置のうちいずれかに動的に接続する制御を
行う接続制御部と、 上記複数のチヤネル装置の本体処
理装置側および入出力装置側のそれぞれに接続されて設
けられ、上記接続制御部の制御の下に上記本体処理装置
と上記チヤネル装置との接続および上記チヤネル装置と
上記入出力装置群との接続を対応して切替える接続切替
部とをそなえ、 上記チヤネル装置と上記入出力装置群
との接続が浮動にされ、上記接続制御部および上記接続
切替部によつて入出力装置が接続されたチヤネル装置が
、その入出力装置に対する処理を遂行するよう構成され
たことを特徴とする浮動接続チヤネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436781A JPS6040062B2 (ja) | 1981-12-25 | 1981-12-25 | 浮動接続チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436781A JPS6040062B2 (ja) | 1981-12-25 | 1981-12-25 | 浮動接続チヤネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112122A JPS58112122A (ja) | 1983-07-04 |
| JPS6040062B2 true JPS6040062B2 (ja) | 1985-09-09 |
Family
ID=16654607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21436781A Expired JPS6040062B2 (ja) | 1981-12-25 | 1981-12-25 | 浮動接続チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040062B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247752A (ja) * | 1988-08-09 | 1990-02-16 | Fujitsu Ltd | チャネル切換方式 |
-
1981
- 1981-12-25 JP JP21436781A patent/JPS6040062B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112122A (ja) | 1983-07-04 |
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