JPS6038835A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6038835A JPS6038835A JP58148487A JP14848783A JPS6038835A JP S6038835 A JPS6038835 A JP S6038835A JP 58148487 A JP58148487 A JP 58148487A JP 14848783 A JP14848783 A JP 14848783A JP S6038835 A JPS6038835 A JP S6038835A
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- gate
- channel
- transistor
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- gates
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置、特にマスター・スラ
イス方式のゲートアレイＬＳＩに関し、その内部回路に
おいで用いられる相補型内１ｉ１（Ｈ（４理機能素子の
構成に関するものである。
イス方式のゲートアレイＬＳＩに関し、その内部回路に
おいで用いられる相補型内１ｉ１（Ｈ（４理機能素子の
構成に関するものである。
従来この種の半導体集留回路装τにお＋Ｊろゲートアレ
イは、第１図に示すように、シリコンデツプ１０１の周
辺に設りられ、１． Ｓ Ｉ外部回路と後述する内部回
路１０３とを接続する入出ノ月１旧洛１０２、及びこの
入出力回路１０２の内側に設りられ、ゲートをアレイ状
に配列し、この内部ゲー）を第１アルミ及び第２アルミ
により配線した内部論理機能素子の集合体である内部回
路１０３により構成され、内部回路１０３の上側と［側
に隣接して配線帯領域（図示せず）が設りられている。
イは、第１図に示すように、シリコンデツプ１０１の周
辺に設りられ、１． Ｓ Ｉ外部回路と後述する内部回
路１０３とを接続する入出ノ月１旧洛１０２、及びこの
入出力回路１０２の内側に設りられ、ゲートをアレイ状
に配列し、この内部ゲー）を第１アルミ及び第２アルミ
により配線した内部論理機能素子の集合体である内部回
路１０３により構成され、内部回路１０３の上側と［側
に隣接して配線帯領域（図示せず）が設りられている。
第２図および第３図はそれぞれ内部回！／８１０３に作
られる内部論理機能素子である２人力Ｎ ０１’？回路
、２人力ＮＡＮＤ回路の等価回路を示し、また第４図は
第２図および第３図の回路のバクーンを、従来の技術で
構成したものを示す。
られる内部論理機能素子である２人力Ｎ ０１’？回路
、２人力ＮＡＮＤ回路の等価回路を示し、また第４図は
第２図および第３図の回路のバクーンを、従来の技術で
構成したものを示す。
先ず第２図と第４図の右半分に示す２人力ＮＯＲ回路に
ついて説明する。
ついて説明する。
Ｐチャンネルトランジスタ７．１０のゲートで囲まれた
両トランジスタ７、ＩＯのソース領域７７は、コンタク
トホール３６及び第１アルミΔ１を通し、正電圧電源工
３に接続されている。７８はＰチャンネルトランジスタ
側のルイン及びＰチャンネルトランジスタ８のソースｆ
ｆｌ域、７６はＰチャンネルトランジスタ側０のドレ・
イン及びＰチャンネルトランジスタ１１のソースＩＩ’
（３５，６７はコンタクＩ・ポール３４を正重圧電源１
３に接続することによりＰｉ７９．８０を分離する分離
ＩＨ１６６はコンタク１−ホール３３を正電圧電源１３
に接続するごとにより２層８２．７５を分離する分Ｉｉ
！ｌｔ層である。Ｐチャンネルトランジスタ側、１１の
ドレイン７９．７５は、それぞれコンタク１−ポール４
０．３９を通して第１アルミΔ１によりスルーホール５
５と接続され、更にその第１アルミＡ１と出力端子１９
である第２アルミＡ２とがス／ｌｚ−ホー／Ｌ、５５で
接続されている。
両トランジスタ７、ＩＯのソース領域７７は、コンタク
トホール３６及び第１アルミΔ１を通し、正電圧電源工
３に接続されている。７８はＰチャンネルトランジスタ
側のルイン及びＰチャンネルトランジスタ８のソースｆ
ｆｌ域、７６はＰチャンネルトランジスタ側０のドレ・
イン及びＰチャンネルトランジスタ１１のソースＩＩ’
（３５，６７はコンタクＩ・ポール３４を正重圧電源１
３に接続することによりＰｉ７９．８０を分離する分離
ＩＨ１６６はコンタク１−ホール３３を正電圧電源１３
に接続するごとにより２層８２．７５を分離する分Ｉｉ
！ｌｔ層である。Ｐチャンネルトランジスタ側、１１の
ドレイン７９．７５は、それぞれコンタク１−ポール４
０．３９を通して第１アルミΔ１によりスルーホール５
５と接続され、更にその第１アルミＡ１と出力端子１９
である第２アルミＡ２とがス／ｌｚ−ホー／Ｌ、５５で
接続されている。
Ｎチャンネルトランジスタ側も同様に、Ｎチャンネルト
ランジスタ１２のトレイン９１とＮチャンネルトランジ
スタ９のドレイン９３とが、それぞれコンタクトポール
４８．４９を通し、第１アルミＡ１によって、スルーポ
ール５６に接続され、更にそのスルーボール５６におい
て第１アルミΔｌと第２アルミＡ２が接続され、出力端
−ｒ−１９に接続されている。また、両トランジスク９
，１２のソース９２は二１ンタク１−ホール５３を通し
て負電圧電源１４に接続され、１〜ランジスタ１１のゲ
ートはコンタク１ホール４６をｊｆｆ＋Ｌｌ−ランシス
ク８のゲートに第１アルミＡＩを通して１゛ト続され、
コンタクトポールル、スルーボールが１０なった５Ｆｌ
じ）３０により、１−ランジスタ８のケートと１−ラン
ジスタ１１のゲートからの第１アルミＡＩと人力６：：
’＋子１５からの第２アルミＡ２とが接かプＬされてい
る。
ランジスタ１２のトレイン９１とＮチャンネルトランジ
スタ９のドレイン９３とが、それぞれコンタクトポール
４８．４９を通し、第１アルミＡ１によって、スルーポ
ール５６に接続され、更にそのスルーボール５６におい
て第１アルミΔｌと第２アルミＡ２が接続され、出力端
−ｒ−１９に接続されている。また、両トランジスク９
，１２のソース９２は二１ンタク１−ホール５３を通し
て負電圧電源１４に接続され、１〜ランジスタ１１のゲ
ートはコンタク１ホール４６をｊｆｆ＋Ｌｌ−ランシス
ク８のゲートに第１アルミＡＩを通して１゛ト続され、
コンタクトポールル、スルーボールが１０なった５Ｆｌ
じ）３０により、１−ランジスタ８のケートと１−ラン
ジスタ１１のゲートからの第１アルミＡＩと人力６：：
’＋子１５からの第２アルミＡ２とが接かプＬされてい
る。
またトランジスタ９のゲートもコンタクトポール。
スルーポール部分３０と同様コンタクトホール。
スルーホールが重なった部分３１により、入力端子１５
からの第２アルミＡ２に接続され−ζいる。
からの第２アルミＡ２に接続され−ζいる。
入力端子１６は端子１５と同様、トランジスタ１０．７
．１２のゲートが接続され、以−Ｌの配線接続により、
２人力ＮＯ，Ｒ回路が構成されている。
．１２のゲートが接続され、以−Ｌの配線接続により、
２人力ＮＯ，Ｒ回路が構成されている。
なお９４，９５．９６はＮ刑、６９および７０は、それ
らをそれぞれコンタクトホール５２および５４を通して
負電圧電源１４に接続するごとによりＮ層９０．９５お
よび９３．９４を分離１”るケート電極、６３．６４は
ゲート電極、２８．２９はコンタクトホールとスルーホ
ールが重なった部分である。
らをそれぞれコンタクトホール５２および５４を通して
負電圧電源１４に接続するごとによりＮ層９０．９５お
よび９３．９４を分離１”るケート電極、６３．６４は
ゲート電極、２８．２９はコンタクトホールとスルーホ
ールが重なった部分である。
第３図と第４図の左半分は２人力Ｎ Ａ Ｎ ＋）回路
を構成しており、トランジスタ１．２のゲートはコンタ
クトポール４１，４２を通し第１アルミＡ】−・接続さ
れ、その第１アルミＡ１は二ｌンタクトボール、スルー
ボールが重なった部分２１を１ｊｌｌＬ、１−ランジス
タ５のゲートに接続されると共に、入力端子１７からの
第２アルミＡ２に接続されている。入力端子１８も同様
にして、１−ランジスタ３゜４．６のゲートに接続され
ている。１〜ランジスタ】、４のソース７３ばコンタク
トポール３５を；」ηし、正電圧電源１；３に接続され
ている。２人力ＮＡ Ｎ ｌ）の出力端ｒ２０は、Ｙ）
チャンネルトランジスタ側では、１ランジスタ１のゲー
トと分ＭｌｌＩＮ６５で囲まれたトランジスタ１のソー
ス７２と、１−ランジスタ４のゲートと分！１ｉｌｆＪ
？”ｆ ５９で囲まれたトランジスタ４のドレイン７４
とに接続され、Ｎチャンネル側では、トランジスタ２の
りｍ−１・と／）） 門ＩＩ屓６８に囲まれた１−ラン
ジスタ２のルイン）３６と、トランジスタ５のケー１−
とコンタク１〜ポール５２で分！”、１１層となったゲ
ー１−６９に囲まれたトランジスタ５の１−レイン９０
とに接続されζいる。
を構成しており、トランジスタ１．２のゲートはコンタ
クトポール４１，４２を通し第１アルミＡ】−・接続さ
れ、その第１アルミＡ１は二ｌンタクトボール、スルー
ボールが重なった部分２１を１ｊｌｌＬ、１−ランジス
タ５のゲートに接続されると共に、入力端子１７からの
第２アルミＡ２に接続されている。入力端子１８も同様
にして、１−ランジスタ３゜４．６のゲートに接続され
ている。１〜ランジスタ】、４のソース７３ばコンタク
トポール３５を；」ηし、正電圧電源１；３に接続され
ている。２人力ＮＡ Ｎ ｌ）の出力端ｒ２０は、Ｙ）
チャンネルトランジスタ側では、１ランジスタ１のゲー
トと分ＭｌｌＩＮ６５で囲まれたトランジスタ１のソー
ス７２と、１−ランジスタ４のゲートと分！１ｉｌｆＪ
？”ｆ ５９で囲まれたトランジスタ４のドレイン７４
とに接続され、Ｎチャンネル側では、トランジスタ２の
りｍ−１・と／）） 門ＩＩ屓６８に囲まれた１−ラン
ジスタ２のルイン）３６と、トランジスタ５のケー１−
とコンタク１〜ポール５２で分！”、１１層となったゲ
ー１−６９に囲まれたトランジスタ５の１−レイン９０
とに接続されζいる。
１−ランジスタ３，６のソース８８はコンタク１〜ポー
ル５１を通し、負電圧電源１４に接続され、辺」二の配
線接続により、２人力Ｎ Ａ Ｎ Ｉ）回１？３が構成
されている。なお７１．８１は１〕層、＋１５．８７゜
８９はＮ屓、〔ｉ（）はり−−１−領域、３２．３７．
３８．４３．４４．４５．５０１１コンタク１ボール、
２３．２４はスルーホール、２５．２６番Ｊコンタクト
ホールとスルーボールが重なった部分である。
ル５１を通し、負電圧電源１４に接続され、辺」二の配
線接続により、２人力Ｎ Ａ Ｎ Ｉ）回１？３が構成
されている。なお７１．８１は１〕層、＋１５．８７゜
８９はＮ屓、〔ｉ（）はり−−１−領域、３２．３７．
３８．４３．４４．４５．５０１１コンタク１ボール、
２３．２４はスルーホール、２５．２６番Ｊコンタクト
ホールとスルーボールが重なった部分である。
なお、第４図において後に説明するが、２層側の分離層
、Ｎ層側の分離層が対向するよう配置されていることに
注意されたい。
、Ｎ層側の分離層が対向するよう配置されていることに
注意されたい。
第６図は第４図のＡ−Ａ’線断面を示し、図において、
１１１は第１アルミ、１１２へ・１１４は酸化膜、１１
５は１層の基板である。
１１１は第１アルミ、１１２へ・１１４は酸化膜、１１
５は１層の基板である。
従来の半導体集積回路装置は以」−のように構成されて
おり、第４図に示すように、Ｐチャンネル側の分δＩ１
層は１−ランジスタのゲートを正電圧電源に接続するこ
とにより分離を行なっていた。即ち同図に示すように、
ＰＪＷ８２．７５を、コンタクト３３を正電圧電源に接
続することにより分；２１１ Ｌ、更にこのＰチャンネ
ルトランジスタとベアーであるＮチャンネルトランジス
タのゲー１−もコンタク１−５２を負電圧電源に接続す
るごとによりＮＪ響９０．９５を分３１ｊシていた。こ
のため２層８１，８２、Ｐチャンネルトランジスタデー
１−５９．６０及びＮＩＷ９５．９６、Ｎチャンネルト
ランジスタゲー）６３．６４からなる不要パターンが配
列されており、又、これらの不要パターンが原因で、回
路動作に不安定要素を与える場合があった。
おり、第４図に示すように、Ｐチャンネル側の分δＩ１
層は１−ランジスタのゲートを正電圧電源に接続するこ
とにより分離を行なっていた。即ち同図に示すように、
ＰＪＷ８２．７５を、コンタクト３３を正電圧電源に接
続することにより分；２１１ Ｌ、更にこのＰチャンネ
ルトランジスタとベアーであるＮチャンネルトランジス
タのゲー１−もコンタク１−５２を負電圧電源に接続す
るごとによりＮＪ響９０．９５を分３１ｊシていた。こ
のため２層８１，８２、Ｐチャンネルトランジスタデー
１−５９．６０及びＮＩＷ９５．９６、Ｎチャンネルト
ランジスタゲー）６３．６４からなる不要パターンが配
列されており、又、これらの不要パターンが原因で、回
路動作に不安定要素を与える場合があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、内部ゲーＩ領域に複数の論理機能
素子を構成する際、該各論理機能素子を構成するゲート
として必要最小限のり一一；を使用し、かつ該各輪理槻
能素子を、そのケー１にそれぞれ正および負電源電圧が
印加される各１つのＰおよびＮチャンネルＭＯＳＩ・ラ
ンジスタで分離するようにしたので、不要パターンが減
少してパターンが密接したものとなり集積度を向Ｊ−で
きる半導体集積回路装置を提供することを１引的として
いる。
めになされたもので、内部ゲーＩ領域に複数の論理機能
素子を構成する際、該各論理機能素子を構成するゲート
として必要最小限のり一一；を使用し、かつ該各輪理槻
能素子を、そのケー１にそれぞれ正および負電源電圧が
印加される各１つのＰおよびＮチャンネルＭＯＳＩ・ラ
ンジスタで分離するようにしたので、不要パターンが減
少してパターンが密接したものとなり集積度を向Ｊ−で
きる半導体集積回路装置を提供することを１引的として
いる。
（発明の実施例〕
以下この発明の一実施例を図について説明する。
第５図は本発明の一実施例による半導体集積回路装置を
示し、これは第２図、第３図の回路をパターン図に示し
たものである。図において、第４図と同一符号は同一の
ものを示す。
示し、これは第２図、第３図の回路をパターン図に示し
たものである。図において、第４図と同一符号は同一の
ものを示す。
本実施例装置では、分δ■層である■）およびＮチャン
ネルＭＯ３）ランジスタゲート６６および６９は対とな
っておらず、即ち、ずれた位置に配置されており、第４
図に示すＰチャンネルＭｏ５ｔ・ランジスクゲート５９
，６０、■）層８１，８２、ＮチャンネルＭＯ３Ｌラン
ジスタゲー１−６３．６４及びＮｌ１９５．９６の不要
パターンを削除して構成したものである。
ネルＭＯ３）ランジスタゲート６６および６９は対とな
っておらず、即ち、ずれた位置に配置されており、第４
図に示すＰチャンネルＭｏ５ｔ・ランジスクゲート５９
，６０、■）層８１，８２、ＮチャンネルＭＯ３Ｌラン
ジスタゲー１−６３．６４及びＮｌ１９５．９６の不要
パターンを削除して構成したものである。
上記第４Ｆ！Ｉ、第５図に示すようなパターンにおいて
は、共にＰチャンネルＭｏ５ｔ−ランジスタ。
は、共にＰチャンネルＭｏ５ｔ−ランジスタ。
ＮチャンネルＭｏ５ｔ−ランジスタのデー１−電極間を
広げることにより、ＰチャンネルＭＯＳＩ−ランジスタ
、ＮチャンネルＭｏ５ｔ−ランジスタの各ゲートに別々
の信号を印加することができる。このため、機能素子分
！’！Ｉｆを行なうには、第４図に示すようにＰチャン
ネル側はＰ層７４．７５間、Ｎチャンネル側はＮＪＦｉ
ｆ９０．９１間が分ア１１されておればよく、Ｐチャン
ネルトランジスクのケー１は、コンタクトを正型圧電ｔ
ｆｉＩ３に、Ｎチャンネル１−ランジスタのゲートはコ
ンタクトをｆｉ電圧電フ１４に接続することにより、２
人力Ｎ ＯＲ回路、２人力ＮＡＮＤ回路が分δ１１でき
る。従って、Ｕｙ能Ａ、イ分離を徐宛うには、第４図に
示すように、Ｐチャンネル側分δＩｆｒｆＶ６Ｇ、Ｎチ
ャンネル側分離層〔；９一対を対向するように設ける必
要はなく、第５図に示すように、１）チャンネル、、Ｎ
チャンネル／）′１５１１層を対とせずに各機能素子を
分呂１［するようにすれば、第４図に示すＰチャンネル
１−ランジスタゲート５９，６０．２層８１．８２、Ｎ
チャンネルトランジスタゲート６３．６／Ｉ及びＮｌ響
９５，９６が不要となり、これらを除くことができる。
広げることにより、ＰチャンネルＭＯＳＩ−ランジスタ
、ＮチャンネルＭｏ５ｔ−ランジスタの各ゲートに別々
の信号を印加することができる。このため、機能素子分
！’！Ｉｆを行なうには、第４図に示すようにＰチャン
ネル側はＰ層７４．７５間、Ｎチャンネル側はＮＪＦｉ
ｆ９０．９１間が分ア１１されておればよく、Ｐチャン
ネルトランジスクのケー１は、コンタクトを正型圧電ｔ
ｆｉＩ３に、Ｎチャンネル１−ランジスタのゲートはコ
ンタクトをｆｉ電圧電フ１４に接続することにより、２
人力Ｎ ＯＲ回路、２人力ＮＡＮＤ回路が分δ１１でき
る。従って、Ｕｙ能Ａ、イ分離を徐宛うには、第４図に
示すように、Ｐチャンネル側分δＩｆｒｆＶ６Ｇ、Ｎチ
ャンネル側分離層〔；９一対を対向するように設ける必
要はなく、第５図に示すように、１）チャンネル、、Ｎ
チャンネル／）′１５１１層を対とせずに各機能素子を
分呂１［するようにすれば、第４図に示すＰチャンネル
１−ランジスタゲート５９，６０．２層８１．８２、Ｎ
チャンネルトランジスタゲート６３．６／Ｉ及びＮｌ響
９５，９６が不要となり、これらを除くことができる。
このような本実施例装置によれば、第４し１に示す従来
技術によるパターンと比較して、その論理回路の動作は
全く同様で、集猜度を著しく向ト′４−ることができる
。即ら、２人力ＮＯ＋？、２人力ＮＡＮＤのような非常
に簡単な回１／＆において２ｈ１１も集積度が上ってい
る。回路の複雑度によっても異なるが、作り込む回１？
δが３人力Ｎ ０１ン、３人力ＮＡＮＤワーにの回１／
３であれば３割りト法積度をｌｉｌｌ−１することがで
きる。
技術によるパターンと比較して、その論理回路の動作は
全く同様で、集猜度を著しく向ト′４−ることができる
。即ら、２人力ＮＯ＋？、２人力ＮＡＮＤのような非常
に簡単な回１／＆において２ｈ１１も集積度が上ってい
る。回路の複雑度によっても異なるが、作り込む回１？
δが３人力Ｎ ０１ン、３人力ＮＡＮＤワーにの回１／
３であれば３割りト法積度をｌｉｌｌ−１することがで
きる。
なお、十記実施例では、トランジスタのゲートを正電圧
及び負電圧電源に接続するごとにより、酸化膜分離を使
用せずに分！ｉ！１１作用を持たせた構成で作られたパ
ターンを示したが、第７図に示すように、３個のトラン
ジスタを１単位ブｌ’Ｊ ７りとし、ｌｔＲ位ブロブロ
ックに酸化膜分離を使って、第２図、第３図の回路を構
成してもよい。そしてこのように、酸化股分用１により
構成されたパターンにおいて、分！１３Ｉｔ層６６．６
９のコンタク１ボール３３．５２をそれぞれ正電圧、質
重Ｊ［：電ｉ１，４ｉに接続し分離するごとにより、Ｐ
、Ｎチャンネルトランジスタが対向しない場所で、分離
作用を持たゼた回路を構成し、集積度を上げている。こ
のように、本発明は酸化成分８１【で構成されたパター
ンについても適用でき、−］二記実施例と同様の効果を
（１１ることかできる。ここで第７図においては、図面
を簡略化するために、コンタクトボールとスルーホール
の重なった部う〕を◎、スルーポールを○、 ＩＩンタ
クトを０で示している。
及び負電圧電源に接続するごとにより、酸化膜分離を使
用せずに分！ｉ！１１作用を持たせた構成で作られたパ
ターンを示したが、第７図に示すように、３個のトラン
ジスタを１単位ブｌ’Ｊ ７りとし、ｌｔＲ位ブロブロ
ックに酸化膜分離を使って、第２図、第３図の回路を構
成してもよい。そしてこのように、酸化股分用１により
構成されたパターンにおいて、分！１３Ｉｔ層６６．６
９のコンタク１ボール３３．５２をそれぞれ正電圧、質
重Ｊ［：電ｉ１，４ｉに接続し分離するごとにより、Ｐ
、Ｎチャンネルトランジスタが対向しない場所で、分離
作用を持たゼた回路を構成し、集積度を上げている。こ
のように、本発明は酸化成分８１【で構成されたパター
ンについても適用でき、−］二記実施例と同様の効果を
（１１ることかできる。ここで第７図においては、図面
を簡略化するために、コンタクトボールとスルーホール
の重なった部う〕を◎、スルーポールを○、 ＩＩンタ
クトを０で示している。
以上のように、この発明によれば、内部り一−ト領域に
構成される各論理ｔＸＵ能素子を必要最小限のゲートで
構成し、かつ該論理機能素子をそのゲートにそれぞれｉ
Ｅおよび負電源型Ｙ（−が印加さ１’Ｌる各１つのＰお
よびＮチャンネルＭＯＳＩ・ランジスタで分離するよう
にしたので、不要パターンが減少してパターンが密接し
たものとなり、隼Ｆ１度を向上できる効果がある。
構成される各論理ｔＸＵ能素子を必要最小限のゲートで
構成し、かつ該論理機能素子をそのゲートにそれぞれｉ
Ｅおよび負電源型Ｙ（−が印加さ１’Ｌる各１つのＰお
よびＮチャンネルＭＯＳＩ・ランジスタで分離するよう
にしたので、不要パターンが減少してパターンが密接し
たものとなり、隼Ｆ１度を向上できる効果がある。
第１図は一般的なゲートアレイの（ト１成図、第２図は
２人力Ｎ ＯＲの等価回路図、第３図は２人力ＮＡＮＤ
の等価回路図、第４し１はｉｊｔ来の技術により２人力
ＮＯＲ回路および２人力Ｎ Ａ Ｎ Ｉ）回路が作り込
まれた」さ導体集積回路装置のパターン図、第５図は本
発明を適用して２人力ＮＯＲ回路および２人力Ｎ Ａ
Ｎ ｌ）回路が作り込まれたき１′、専体柴Ｉｒｉされ
たトランジスタを用いたものに本発明をｉθ用した実施
例の１届面し１である。 １０３・・・内部回路（内部ケート領Ｉへ）、ｌ ４゜
７、８． １０． ＩＩ・・・ＰチャンネルＭｒ）Ｓｔ
ランジスタ、２．３．５．６，９．１２・・・Ｎチャン
ネルＭＯＳＩ−ランジスタ、５９．６０．〔ｉ３〜７０
・・・ゲート、３２〜３４． ５０． ５２． ５４・
・二ｌンタクトポール。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 椎 箒１図 手続補正書（自発） 士、１．許庁長宮殿 ｌ、事ｒ’ｌの表示 特願昭 ５８−１４８４８７号２
発明の名利・ 半滌体ジ１！拍回路装置）′「 ３、′ｆ市正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の１１ｎ１発明のｔｔ’ｌ細な
説明の欄、及び図面の簡単な説明の憫 ６、補正の内容 （１） 明細書の特許ｍ？をの範囲を別紙の通り訂正す
る。 （２） 明細書第６頁第８行の「分離層５９」を［ゲー
ト領域５９」に訂正する。 （３） 同第１２頁第１１行の「一般的なゲートアレイ
」を「ゲートアレイ」にδ１正−４る。 以Ｊニ 特許請求の範囲 （１） それぞれ列状にかつ相互に対向して配置され、
その小な と −「ｆノ＜複数のＰチャンネルＭＯＳト
ランジスタ及びＮチャンネルＭＯ３Ｉ−ランジスタを構
成する複裁皇ゲー」変らなる内部ゲーと、 ト領域←÷≠−李孕該内部ゲー１へ領域に隣接して設け
られた配線帯領域とを有するマスター・スライス方式の
半導体集積回路装置６において、上記内部ゲート領域に
は、上記複数のＭＯ３＋−ランジスタのうちの所要＋１
！ｉｌ数を用いて複数の論理機能素子が構成されており
、該各論理を現能素子を＋ｆ＆成するゲートとしては、
その構成に必要なケートパターンのみが設＆Ｊられ、か
つ該各輪理機能素イ田、そのゲートに別々の信号が印加
されるように構成されそれぞれ正電源電位及び負電源電
位に保持された各１つのＰチャンネルＭＯＳトランジス
タ及びＮチャンネルＭＯＳトランジスタを分離領域とし
て電気的に分離されていることを特徴とする半導体集積
回路装置。
２人力Ｎ ＯＲの等価回路図、第３図は２人力ＮＡＮＤ
の等価回路図、第４し１はｉｊｔ来の技術により２人力
ＮＯＲ回路および２人力Ｎ Ａ Ｎ Ｉ）回路が作り込
まれた」さ導体集積回路装置のパターン図、第５図は本
発明を適用して２人力ＮＯＲ回路および２人力Ｎ Ａ
Ｎ ｌ）回路が作り込まれたき１′、専体柴Ｉｒｉされ
たトランジスタを用いたものに本発明をｉθ用した実施
例の１届面し１である。 １０３・・・内部回路（内部ケート領Ｉへ）、ｌ ４゜
７、８． １０． ＩＩ・・・ＰチャンネルＭｒ）Ｓｔ
ランジスタ、２．３．５．６，９．１２・・・Ｎチャン
ネルＭＯＳＩ−ランジスタ、５９．６０．〔ｉ３〜７０
・・・ゲート、３２〜３４． ５０． ５２． ５４・
・二ｌンタクトポール。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 椎 箒１図 手続補正書（自発） 士、１．許庁長宮殿 ｌ、事ｒ’ｌの表示 特願昭 ５８−１４８４８７号２
発明の名利・ 半滌体ジ１！拍回路装置）′「 ３、′ｆ市正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の１１ｎ１発明のｔｔ’ｌ細な
説明の欄、及び図面の簡単な説明の憫 ６、補正の内容 （１） 明細書の特許ｍ？をの範囲を別紙の通り訂正す
る。 （２） 明細書第６頁第８行の「分離層５９」を［ゲー
ト領域５９」に訂正する。 （３） 同第１２頁第１１行の「一般的なゲートアレイ
」を「ゲートアレイ」にδ１正−４る。 以Ｊニ 特許請求の範囲 （１） それぞれ列状にかつ相互に対向して配置され、
その小な と −「ｆノ＜複数のＰチャンネルＭＯＳト
ランジスタ及びＮチャンネルＭＯ３Ｉ−ランジスタを構
成する複裁皇ゲー」変らなる内部ゲーと、 ト領域←÷≠−李孕該内部ゲー１へ領域に隣接して設け
られた配線帯領域とを有するマスター・スライス方式の
半導体集積回路装置６において、上記内部ゲート領域に
は、上記複数のＭＯ３＋−ランジスタのうちの所要＋１
！ｉｌ数を用いて複数の論理機能素子が構成されており
、該各論理を現能素子を＋ｆ＆成するゲートとしては、
その構成に必要なケートパターンのみが設＆Ｊられ、か
つ該各輪理機能素イ田、そのゲートに別々の信号が印加
されるように構成されそれぞれ正電源電位及び負電源電
位に保持された各１つのＰチャンネルＭＯＳトランジス
タ及びＮチャンネルＭＯＳトランジスタを分離領域とし
て電気的に分離されていることを特徴とする半導体集積
回路装置。
Claims (1)
- （１） それぞれ列状にかつ相互に対向して配置され、
複数のＰチャンネルＭＯ３）ランジスタ及びＮチャンネ
ルＭｏｓ＋・ランジスクを構成するゲートアレイからな
る内部ゲート領域と、該内部ゲート領域に隣接して設け
られた配線帯領域とを有するマスター・スライス方式の
半導体集積回路装置において、上記内部ゲート領域には
、上記複数のＭｏ３）ランジスタのうちの所要ＩＩ？Ｉ
ｌ数を用いて複数の論理機能素子が構成されており、該
各論理機能素子を構成するゲー＋−８しては、その構成
乙こ必要なゲートパターンのみが設けられ、かつ該各論
理機能素子は、そのゲートに別々の信号が印加されるよ
うに構成されそれぞれ正電源電位及び負電源電位に保持
された各」っのＰチャンネルＭＯＳトランジスタ及びＮ
チャンネルＭｏ３＋−ランジスタを分＾１を領域として
電気的に分離されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148487A JPS6038835A (ja) | 1983-08-11 | 1983-08-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148487A JPS6038835A (ja) | 1983-08-11 | 1983-08-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038835A true JPS6038835A (ja) | 1985-02-28 |
Family
ID=15453850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148487A Pending JPS6038835A (ja) | 1983-08-11 | 1983-08-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196966A (ja) * | 1984-03-21 | 1985-10-05 | Toshiba Corp | 相補型半導体装置 |
| JPH0246766A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | マスタスライス型半導体集積回路 |
| US6855579B2 (en) | 1995-07-06 | 2005-02-15 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176756A (en) * | 1981-04-23 | 1982-10-30 | Mitsubishi Electric Corp | Complementary mos integrated circuit device |
| JPS57196556A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Semiconductor integrated circuit device |
-
1983
- 1983-08-11 JP JP58148487A patent/JPS6038835A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176756A (en) * | 1981-04-23 | 1982-10-30 | Mitsubishi Electric Corp | Complementary mos integrated circuit device |
| JPS57196556A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196966A (ja) * | 1984-03-21 | 1985-10-05 | Toshiba Corp | 相補型半導体装置 |
| JPH0246766A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | マスタスライス型半導体集積回路 |
| US6855579B2 (en) | 1995-07-06 | 2005-02-15 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
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