JPH0387029A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0387029A JPH0387029A JP22605589A JP22605589A JPH0387029A JP H0387029 A JPH0387029 A JP H0387029A JP 22605589 A JP22605589 A JP 22605589A JP 22605589 A JP22605589 A JP 22605589A JP H0387029 A JPH0387029 A JP H0387029A
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- Japan
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- wiring
- well
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 10
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- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路は、第３図及び第４図に示すよう
に、Ｐ型シリコン基板１の一生面に選択的にＮ型ウェル
３及びフィールド酸化膜１４を設けて素子形成領域を区
画し、Ｎ型ウェル３上に設けたゲート電極５ａと、ゲー
ト電極５ａに整合して設けたＰ型拡散層６とからなるＰ
チャネルＭＯ３）ランジスタと、Ｐ型シリコン基板１の
上に設けたゲート電極５ｂと、ゲート電極５ｂに整合し
て設けたＮ型拡散層７からなるＮチャネルＭＯ８）ラン
ジスタとによりＣＭＯ８）ランジスタを形式し、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯ３）ランジス
タとを接続する配線１３及び電源線９と接地線８に接続
する配線１１を設けて論理回路を形式する。
に、Ｐ型シリコン基板１の一生面に選択的にＮ型ウェル
３及びフィールド酸化膜１４を設けて素子形成領域を区
画し、Ｎ型ウェル３上に設けたゲート電極５ａと、ゲー
ト電極５ａに整合して設けたＰ型拡散層６とからなるＰ
チャネルＭＯ３）ランジスタと、Ｐ型シリコン基板１の
上に設けたゲート電極５ｂと、ゲート電極５ｂに整合し
て設けたＮ型拡散層７からなるＮチャネルＭＯ８）ラン
ジスタとによりＣＭＯ８）ランジスタを形式し、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯ３）ランジス
タとを接続する配線１３及び電源線９と接地線８に接続
する配線１１を設けて論理回路を形式する。
上述した従来の半導体集積回路は、ＣＭＯ３）ランジス
タに必要である電源配線と接地配線の配線幅を含んだ論
理回路の寸法が実際のレイアウト上の基本セルと、なる
ため、基本セルの寸法を縮小することを妨げていた。
タに必要である電源配線と接地配線の配線幅を含んだ論
理回路の寸法が実際のレイアウト上の基本セルと、なる
ため、基本セルの寸法を縮小することを妨げていた。
本発明の半導体集積回路は、半導体基板上に設けたＣＭ
ＯＳトランジスタと、前記トランジスタ間を接続して論
理回路を構成する配線とを有する半導体集積回路におい
て、前記半導体基板上に設けた溝の中に絶縁膜を介して
埋め込み前記トランジスタに電力を供給する複数層の配
線層を備えている。
ＯＳトランジスタと、前記トランジスタ間を接続して論
理回路を構成する配線とを有する半導体集積回路におい
て、前記半導体基板上に設けた溝の中に絶縁膜を介して
埋め込み前記トランジスタに電力を供給する複数層の配
線層を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体チッ
プの模式的断面図である。
プの模式的断面図である。
第１図に示すように、Ｐ型シリコン基板１の一生面を選
択的にエツチングして素子分離領域形成用の溝２を設け
、溝２の側面に接してＮ型ウェル３を設ける０次に、Ｎ
型ウェル３の表面及びＮ型ウェル３以外のＰ型シリコン
基板１の表面のそれぞれに設けたゲート絶縁膜４を介し
て選択的にゲート電極５ａ、５ｂを設ける０次に、ゲー
ト電極５ａ、５ｂに整合してＮ型ウェル３内にＰ型拡散
層６を設け、且つ、Ｐ型シリコン基板１内にＮ型拡散層
７を設けて、ＰチャネルＭＯＳ）ランジスタ及びＮチャ
ネルＭＯＳ）ランジスタをそれぞれ設ける０次に、満２
の底部のＰ型シリコン基板１に接して配線８を選択的に
設け、配線８の上に設けた絶縁ｗＡ１０を介して配線８
と一部を重ね、且つ一端をＮ型ウェル３に接して溝２内
に埋込んだ配線９を設ける０次に、配線８とＮ型拡散層
７との間及び配線９とＰ型拡散層６との間をそれぞれ配
線１１で接続し、ゲート電極５ａ及びゲート電極５ｂを
配線１２により接続し、Ｎ型拡散層７とＰ型拡散層６を
配線１３で接続し、配線９に電源電圧を印加し、配線８
を接地してＣＭＯ３論理回路を構成する。
択的にエツチングして素子分離領域形成用の溝２を設け
、溝２の側面に接してＮ型ウェル３を設ける０次に、Ｎ
型ウェル３の表面及びＮ型ウェル３以外のＰ型シリコン
基板１の表面のそれぞれに設けたゲート絶縁膜４を介し
て選択的にゲート電極５ａ、５ｂを設ける０次に、ゲー
ト電極５ａ、５ｂに整合してＮ型ウェル３内にＰ型拡散
層６を設け、且つ、Ｐ型シリコン基板１内にＮ型拡散層
７を設けて、ＰチャネルＭＯＳ）ランジスタ及びＮチャ
ネルＭＯＳ）ランジスタをそれぞれ設ける０次に、満２
の底部のＰ型シリコン基板１に接して配線８を選択的に
設け、配線８の上に設けた絶縁ｗＡ１０を介して配線８
と一部を重ね、且つ一端をＮ型ウェル３に接して溝２内
に埋込んだ配線９を設ける０次に、配線８とＮ型拡散層
７との間及び配線９とＰ型拡散層６との間をそれぞれ配
線１１で接続し、ゲート電極５ａ及びゲート電極５ｂを
配線１２により接続し、Ｎ型拡散層７とＰ型拡散層６を
配線１３で接続し、配線９に電源電圧を印加し、配線８
を接地してＣＭＯ３論理回路を構成する。
第２図は本発明の一実施例のレイアウト図である。
第２図に示すように、配線８，９が溝の内に一部を重ね
て設けた２層構造を有しており、他の信号配線との交差
が容易であり、且つ半導体素子の集積度を向上させるこ
とが可能となる。
て設けた２層構造を有しており、他の信号配線との交差
が容易であり、且つ半導体素子の集積度を向上させるこ
とが可能となる。
以上説明したように本発明は、電源配線及び接地配線を
半導体基板上に形成した溝の内部に互に隔離して重ねた
状態で埋め込むことにより、基本セルの占める寸法を縮
小できるという効果を有する。
半導体基板上に形成した溝の内部に互に隔離して重ねた
状態で埋め込むことにより、基本セルの占める寸法を縮
小できるという効果を有する。
また、半導体基板上に設ける配線のレイアウト上の制約
を減少させるという効果を有する。
を減少させるという効果を有する。
第１図は本発明の一実施例を説明するための半導体チッ
プの模式的断面図、第２図は本発明の一実施例のレイア
ウト図、第３図は従来の半導体集積回路の一例を説明す
るための半導体チップの模式的断面図、第４図は従来の
半導体集積回路のレイアウト図である。 １・・・Ｐ型シリコン基板、２・・・溝、３・・・Ｎ型
ウェル、４・・・ゲート絶縁膜、５ａ、５ｂ・・・ゲー
ト電極、６・・・Ｐ型拡散層、７・・・Ｎ型拡散層、８
・・・接地配線、９・・・電源配線、１０・・・絶縁膜
、１１゜１２．１３・・・配線、１４・・・フィールド
酸化膜。
プの模式的断面図、第２図は本発明の一実施例のレイア
ウト図、第３図は従来の半導体集積回路の一例を説明す
るための半導体チップの模式的断面図、第４図は従来の
半導体集積回路のレイアウト図である。 １・・・Ｐ型シリコン基板、２・・・溝、３・・・Ｎ型
ウェル、４・・・ゲート絶縁膜、５ａ、５ｂ・・・ゲー
ト電極、６・・・Ｐ型拡散層、７・・・Ｎ型拡散層、８
・・・接地配線、９・・・電源配線、１０・・・絶縁膜
、１１゜１２．１３・・・配線、１４・・・フィールド
酸化膜。
Claims (1)
- 半導体基板上に設けたＣＭＯＳトランジスタと、前記ト
ランジスタ間を接続して論理回路を構成する配線とを有
する半導体集積回路において、前記半導体基板上に設け
た溝の中に絶縁膜を介して埋め込み前記トランジスタに
電力を供給する複数層の配線層を備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22605589A JPH0387029A (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22605589A JPH0387029A (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387029A true JPH0387029A (ja) | 1991-04-11 |
Family
ID=16839091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22605589A Pending JPH0387029A (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279444A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 微小構造体およびその製造方法 |
-
1989
- 1989-08-30 JP JP22605589A patent/JPH0387029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279444A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 微小構造体およびその製造方法 |
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