JPS6038729B2 - 入力処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、入力処理方式に係り、２メーク接点（Ｘ，Ｙ
，Ｚ群雲極構造）の構成となる入力装置における、特に
、その特定位置の接点動作を抽出するのに好適な入力処
理方式に関するものである。

まず、一般的な入力装置に係る構成を、第１、第２図に
より説明する。ここで、第１図は、一般的な入力装置に
係る概略構成図、第２図は、その入力装置の概要図であ
る。

すなわち、１は入力装置であり、ケーブル４によって主
制御回路２に接続され、この主制御回路２には、ケーブ
ル５によりＣＲＴ（ブラウン管）ディスプレイ３が接続
されている。

以上のような構成により、入力装置１の表面上の特定位
置を押すと、その特定位置が、主制御回路２により判別
され、当該特定位置に対応する文字などを論理処理によ
って抽出し、ＣＲＴディスプレイ３上に表示するもので
ある。

そして、上記の入力装置１は、第２図に示すごとく、基
本構成として、２メーク接点をマトリスク状に配置した
接点群７と、この接点群７を制御する制御回路６とから
なっているものである。

次に、第３図は、上記第２図に係るものの詳細説明図で
あり、第４図は、その要部拡大説明図である。第２図で
示した制御回路６は、第３図の第１デコーダ回路８、第
２デコーダ回路９およびセレク夕回路１０に対応するも
のであり、さらに擬点群７は、図示のＳＯＯＯ〜ＳｆＨ
に対応するものである。

しかして、このＳＯＯＯ〜ＳｆＨで示される接点シンボ
ルで明らかなように、２メーク接点は、第１デコーダ回
路８、第２デコーダ回路９およびセレクタ回路１０の相
互に接続されており、その接点オン動作は、これらの３
回路の相互結線が同一レベルになることを示している。
そして、図示に係るものにおいては、第１デコーダ回路
８，第２デコーダ回路９、セレクタ回路１０のいずれも
か１６蓬であるため、接点シンボルＳＯＯＯ〜ＳｆＨで
示す接点数は、４０９６すな２）ち、１６×１６×１６
＝４０９６まで識別可能な構成である。

ここで、各々の回路の接点群にたいする接続は、以下の
ようになっているものである。すなわち、Ｓｘｙｚ、で
示されるものは、次のとおりである。

たとえば、ＳＩ批、の意味は、 Ｘ＝１ ｙ＝０ ｚヱｆ より、接点に対抗する番地は下記のとおりである。

つまり、ＩＧ隼表示では、３８４１番地となる。

このようなＳ奴ｚで表わされる、２〆−ク接点３電極構
造１１を例示したものが第４図である。この第４図は、
×幹線より、うず巻き状パターン１１×、Ｙ幹線より、
うず巻き状パタ‐−ン１１Ｙ、そしてＺ幹線は、Ｘ，Ｙ
両幹線とは反対側（基板鞍面上に配置されている。）に
あり、スルホールを介する、うす巻き状パターン１１Ｚ
の、３パターンラインで構成されていることを示してい
るものである。そして、この例では、Ｘ，Ｙ，Ｚ幹線の
端部は、各々、第１デコーダ回路８のＸｆ端子、第２デ
コーダ回路９のＹｆ端子、セレクタ回路１０のＺｆ端子
に接続されているものである。

なお、第３図の、Ａｏ〜Ａ３，Ａ４〜Ａ７，Ａ８〜Ａ，
．は、それぞれ、たとえば後述するカウンタ１４の同名
称端子からの入力を示すものである。

次に、上言己構成のものにより、本発明者らがさきに開
発した特定個所のオン動作を抽出する入力処理方式につ
いて、同じくさきに開発した入力判断手段の回路構成説
明図である第５図により説明する。

しかして、図示の回路は、さきに述べた２〆−ク接点数
４０９６のオン動作位置に対応する番地を、ラツチ１２
にセットするものに係るものである。

本回路は、ラッチ１２、．タイミング発生回路１３、カ
ウンター４、インバーター５、Ｄタイプフリップフロツ
プ１６、３入力ＡＮＤ素子１７および、さきに述べた第
１デコーダ回路８、第２デコーダ回路９、セレクタ回路
１０、２メーク接点群７から構成されるものであり、カ
ウン夕１４は１２ビットに係るものである。まず、カウ
ンター４がオール０、すなわち番地０に位置する２メー
ク接点のオン，オフ動作を調べることから始められる。

図示のＸ／Ｙィネーブル信号１８を、ロウレベルにする
。

こうすることにより、第１デコーダ回路８が選定される
。カウンタ１４の出力２５は、４ビットオール０、また
出力２７も、４ビットオール０であり、各々第１デコー
ダ回路８への入力、セレク夕回路１０の位置となってい
る。

この処理で、すなわち、の条件で、オン抽出信号２２が
ハイレベルになっているかどうか、パルス出力２０で、
Ｄタイプフリップフロップ１６に取り込む。

もし、／・ィレベルであれば、Ｄタイプフリツプフロツ
プ１６のＱ出力は、ハイレベルに、そうでなければ、ロ
ウレベルになる。

いま、上記において、ハイレベルにセットされたと考え
る。

次の処理は、Ｘ／Ｙィネーブル信号１８を、ハィレベル
にする。

こうすることにより、インバータ１５の出力がロウレベ
ルになり、第２デコーダ回路９が選定される。

しかして、タイミング発生回路１３のパルス出力２１で
、三入力ＡＮＤ素子１７の出力信号２３をチェックした
場合、同じくオン抽出信号２２が／・ィレベルのときは
、×，Ｙ，Ｚの全部の一致がとれたことを示し、カウン
タ１４の値がすなわち、２メーク髭点オン動作位置に対
応することになる。

さらに、前記出力信号２３のタイミングで、そのときの
カウンター４の値をラツチ１２にセットしてしまうので
ある。

このラツチ１２の出力２４は、いうまでもなく、２メー
ク接点のオン位置を示し、前言己の出力信号２３により
、タイミング発生回路１３で作られるリード信号２９を
、。

主制御回路２に出力することによって、当該主制御回路
２が、２メーク接点のオン位置を確認することができる
ものである。上記と異なり、もし、Ｘ，Ｙ，Ｚが不一致
の場合、たとえば、さきに述べたＸ，Ｚが不一致のとき
、出力２０のタイミングＴ，で、Ｄタイプフリツプフロ
ップ１６がセットされず、また、Ｙのみ不一致のとき、
パルス出力２１のタイミングＴ２で、３入力ＡＮＤ素子
１７の出力信号２３は、ハイレベルとならないことにな
る。

以下、Ｘ，Ｙ，Ｚの完全一致が成立するまで、クロック
２８によりカウンター４を歩進させ、そのたびに、上記
処理内容を繰り返すものである。

しかしながら、以上説明してきた鉄開発のものでは、２
メーク接点数４０９６のすべてをチェックするため、時
間がかかり過ぎるものである。すなわち、一つの接点の
チェックを、もし５０仏ｓｅｃで行なったとすると、す
べてのチェックを終了するのに、０．２０４総ｅｃかか
ってしまう。

つまり、ＳＯＯＯとＳｆｆｆとでは、約０．＄ｅｃの差
がある。これは、オン動作が、実際にオンした時点より
約０．本ｅｃ遅れることでもあり、入力装蟹に要求され
る、迅速な検知能力を満さなくなってしまうものである
。

本発明は、このような、さきに開発したものの欠点を解
消し、２メーク接点３電極構造で、第１ヂコーダ回路、
第２デコーダ回路およびセレク夕回路を効果的に駆動す
ることにより、特定位置のオン動作を抽出するに要する
時間を短縮した入力装置における入力処理方法の提供を
、その目的とするものである。

本発明に係る入力処理方式は、Ｘ，Ｙ，Ｚの３電極より
構成される２メーク接点をマトリスク状に配置し、特定
位置にある前記２メーク接点の３電極相互の短絡を示す
オン動作を抽出する入力判断手段を備えた入力装置にお
いて、前記入力判断手段に、第１ヂコーダ回路、第２デ
コーダ回路およびセレクタ回路を具備せしめ「上記３電
極で、各々、Ｘ電極は第１デコーダ回路、Ｙ電極は第２
デコーダ回路、Ｚ電極はセレクタ回路に接続するように
し、始めに、第１あるいは第２デコーダ回路とセレクタ
回路とにより選定される、ＸあるいはＹ電極群とＺ電極
群の位置する２メーク接点群のオン動作の有無をスキャ
ンニング動作により調べ、前記スキャンニング動作の結
果、当該２メーク接点群のオン動作が、１個所の２メー
ク接点位置で抽出された場合のみ、次の第２あるいは第
１デコーダ回路によるＹあるいは×電極群のスキャンニ
ング動作を行ない、前記スキャンニング動作の結果、当
該２メーク接点群のオン動作が複数個所抽出された場合
はその時点で、そのスキャンニング動作を中断するよう
にしたものである。

次に、本発明に係る入力処理方式の各実施例を図面に基
づいて説明する。まず、第６図は、本発明の一実施例に
係るものの入力判断手段の回路構成説明図、第７，８図
は、その動作内容を示すフローチャート図である。

図におも、て、第５図と同一符号は、同等構成あるいは
同一のものを示し、３川まタイミング発生回路、３１は
８ビットカウンタ、３２は４ビットカウンタ、３３，３
６，３７は、２入力ＡＮＤ素子、３４，３５は、Ｄタイ
プフリツプフロップである。

すなわち、基本処理としては、８ビットカウン夕３１に
より、第１デコーダ回路８と、セレク夕回路１０１こよ
る、Ｘ，Ｚ幹線に接続される２メーク接点のオン動作を
抽出する。

１個所のみのオン動作であれば、、次に４ビットカウン
タ３２と、前記抽出されたＸ，Ｚ位置を示す、８ビット
カウンタ３１の値により、Ｙ位瞳のオン位置を抽出する
。

この抽出されたＹ位置が１個所であれば、リード信号２
９により、動作位燈が抽出されたことを主制御回路２に
知らせる。

以上の処理手段を、第６図にあわせ、第７図、第８図に
示すフローチャートに従い、以下、詳細に説明する。

まず、第７図の処理６０では、第６図に示すＸ／Ｙィネ
−ブル信号１８をロウレベルにし、第１デコーダ回路８
を選定する。

次に、処麓５０では、タイミング発生回路３０からパル
ス４５を出力する。

このパルス４５は、第６図に示すごとく、２入力ＡＮＤ
素子３３の一端に入力されており、この２入力ＡＮＤ素
子３３の他の一端には、セレクタ回路１０からのオン抽
出信号２２が入力されている。

接点がオン状態のときは、このオン抽出信号２２は、ハ
イレベルとなる。しかして、前記の処理５０を行なえば
、２入力ＡＮＤ素子３３の出力４６が／・ィレベルのと
き、すなわち、オン動作が抽出された場合は、Ｄタイプ
フリツプフロツプ３４，３５をトリガする。

このＤタイプフリツプフロツプ３４と３５とは、オン動
作抽出回数をチェックしているものであり、たとえば、
１回のみの抽出であれば、２入力ＡＮＤ素子３７の出力
はハィレベル、２回以上の抽出であれば、２入力ＡＮＤ
素子３６の出力はハイレベルとなる。次の処理５ １で
は、前記２入力ＡＮＤ素子３７の出力をチェックする。

ロウレベルであれば、未抽出、／・ィレベルであれば、
抽出したことを表示しているからである。

もし、ハィレベルであれば、５２の処理を行なうもので
ある。この処理５２は、第６図に示す８ビットカウンタ
３１の出力２５，２７を、一旦、タイミング発生回路３
０内のレジスタ（図示せず）に、退避したかどうかをチ
ェックるものである。

これは、フラグＦ，がハイレベルのときは、処理済み「
ロウレベルのときは、未処理を示すものである。

そして、ロウレベルのときは、処理５３を行ない、レジ
スタへの退避、フラグＦ，のセットを行なう。

もし、ハ′イレベルのときは、既に処理済みであり、次
の処理を行なうものである。

一方、さきに述べた処理５１で、ロウレベルのときは、
処理５４を行なうものである。

この処理５４は、２入力ＡＮＤ素子３６の出力をチェッ
クする。

これは、前述したとおり、／・ィレベルのときは、２個
所以上のオン状態にあり、処理５５のリセットを行なう
ものであって、これは、初期状態に戻すものであり、タ
イミング発生回路３０の内部をリセットするとともに、
第６図に示すリセット信号４１を出力することによりな
される。

すなわち、スキャンニング動作を中断するものである。
もし、ロウレベルのときは、２個所以上のオン状態には
なく、次の５６の処理を行なう。

この処理５６は、次の２メーク接点位置を選定するもの
であり、第６図に示すパルス３８を出し、８ビットカゥ
ンタ３１を歩進させる。

次の処理５７は、８ビットカウン夕３１が、一巡したか
どうかをチェックするものである。

第６図に示す、８ビットカウンタ３１の出力４２は、キ
ヤ１」イアウト信号であり、“２５５’’のとき出力さ
れる。しかして、その状態が検知されたときは、すなわ
ち、出力４２がハイレベルのときは、処理５８を行なう
ものである。処理５８は、フラグＦ２をセットするもの
であり、その次に、処理５０を行なう。

逆に、処理５７で、出力４２がロウレベルのときは、処
理５９でフラグＦ２をチェックする。

もしフラグＦ２がロウレベルのときは、まだ、８ビット
カウンタ３１が一巡しておらず、次の処理５０から、ま
た前述の処理を繰り返すものである。フラグＦ２がハイ
レベルのときは、８ビットカウンタ３１が一巡したこと
を示すため、処理６１を行なう。処理６１は、８ビット
カウンタ３１が、１回のオン動作検知で退避してし、か
どうかをチェックするものである。

もし、退避データがなければ、処理５５を行ない、初期
状態に戻し、始めからやりなおすものである。

退避データがある場合には、Ｙのオン動作検知処理、す
なわち、第８図に示すＡからの処理を行なう。

すなわち、まず、処理７０では、外部カウンタを初期状
態に戻すため、さきに述べたりセット信号４１を出力す
る。

さらに、Ｘ／Ｙィネーブ信号１８をハィレベルにし、第
２デコーダ回路９を選定する。次に、処理７１では、退
避したデータを、第６図に示すライン４０‘こ出力し、
その後、ライトオン信号パルス３９を出力し、８ビット
カウンタ３１に書込む。

次に、さきに述べたと同様に、処理７２で、タイミング
発生回絡３０からパルス４５を出力する。

この結果、前に述べたと同じく、２入力ＡＮＤ素子３７
の出力をチェックする処理７３を行なつｏそして、／・
ィレベルであれば、処理７４に移り、フラグＦ３がハイ
レベルかロウレベルかをチェックする。

ロウレベルであれば、処理７５を行ない、タイミング発
生回路３０から、第６図々示の出力４８を出力し、８ビ
ットカウンタ３１、４ビットカウンタ３２の値をラッチ
１２にセットする。

また、フラグＦ３をハィにする。もし、ハイレベルであ
れば、処理済みであり、次の処理を行なうものである。

また、上記の処理７３で、２入力ＡＮＤ素子３７の出力
がｏウレベルのときは、処理７６を行なつ。

すなわち、処理７６は、２入力ＡＮＤ素子３６の出力を
チェックするものである。

これは、さきに述べたのと同様に、／・ィレベルのとき
は、２個所以上のオン状態にあり、処理５５のリセット
を行なう。もし、ロウレベルのときは、２個所以上のオ
ン状態になく、次の処理７７を行なうものである。

この処理７７は、次の２メーク接点位置を選択するもの
であり、タイミング発生回路３０から、第６図に示すパ
ルス４３を出力し、４ビットカウンタ３２を歩進させる
。次の処理７８は、４ビットカウンタ３２が、一巡した
かどうかをチェックするものであり、第６図々示の出力
４４は、キャリイアウト信号であり‘‘１５１’のとき
出力される。

この出力４４が／・ィレベルのときは、処理７９を行な
い、フラグＦ４をセットしたあと、さきの処理７２を行
なう。

逆に、ロウレベルのときは、処理８０でフラグＦ４のチ
ェックを行ない、フラグＦ４がロウレベルのときは、ま
だ４ビットカウンタ３２が一巡しておらず、さきの処理
７２に戻って、前述の処理を繰り返すものである。

処理８０で、フラグＦ４がハイレベルのときは、４ビッ
トカウンタ３２が一巡したことを示すため、処理８１を
行なう。

この処理８１は、フラグＦ３をチェックすることにより
、１回のオン動作があり、位置データがラツチ１２にセ
ットされているかどうかをチェックするものである。

もし、ロウレベルのときは、セットしておらず、処理５
５でリセットし、始めからやり直すものである。

ハイレベルのときは、セットしており、ＩＪ−ド信号２
９を出力する、処理８２を行なう。

処理８２ののち、処理５５でリセットし、また始めから
、オン動作をチェックするものである。

以上の実施例によれば、オン動作位置の抽出が、さきに
開発した方式のものに比べて、すなわち、既述の０．２
０４＄ｅｃに比し、その１／１６である１２．８ｍｓｅ
ｃに短縮されるようになるため、入力装置への入力にた
し、する応答性は、極めて改善されるものである。しか
して、本実施例では、オン動作の抽出順序として、第１
デコーダ回路とセレクタ回路、次の処理として、第２デ
コーダ回路とセレクタ回路としてきたが、これは、その
処理日頃が逆転しても、一向差支えはなく、同効のもの
である。

次に、他の実施態様として、その処理手順を変更した場
合の例を、第９，１０図により説明する。

ここで、第９図は、本発明の他の実施例に係るものの入
力判断手段の回路構成説明図、第１０図は、第８，９図
のフローチャートの補足フローチャート図である。

図で、第６図と同一符号は、同等構成あるいは同一のも
のを示すものである。

そして、第９図に係るものが第６図に係るものと相異す
る主たるものは、図示のごとく、Ｄタイプフリツブフロ
ップ３４，３５をリセットする信号に係るパルス９０を
別に設けたことである。

しかして、さきの第７図に示すフローチャートの処理５
１における２入力ＡＮＤ素子３７の出力がハィレベルの
場合は、第１０図のフローチャートにジャンプするもの
である。すなわち、Ｘ，Ｚの一致が取れたわけであるか
ら、そのままのカウンタ値に固定する。

そして、処理９１で、Ｘ／Ｙイネーブル信号１８をハイ
レベルにすることにより、４ビットカウンタ３２を選定
する。

次に、処理９２で、オン動作回数を計数するＤタイプフ
リツプフロツプ３４，３５をパルス９０でリセツトする
。

その後、次の処理として、さきの第８図に示す処理７２
以降を行なえば、やはり、特定個所のオン動作が抽出で
きるものである。

本実施例によれば、さきの実施例に係るものに比べ、タ
イミング発生回路３０内に、８ビットカウソタ３１の退
避用レジスタが必要なくなり、その構成ならびに処理が
、より簡単になるとともに、さきの実施例と同様に、入
力装置の入力にたし、する応答性は、極めて改善される
ものである。

以上に述べたところをも総合して、本発明によるときは
、その入力装置の入力にたし、する応答性が極めて改善
されるものであると同時に、その入力装置の信頼性の向
上、使い易さの向上などを所期することができるもので
あって、すぐれた効果を奏する発明ということができる
。

【図面の簡単な説明】

第１図は、一般的な入力装置に係る概略構成図、第２図
は、その入力装置の概要図、第３図は、第２図に係るも
のの詳細説明図、第４図は、その要部拡大説明図、第５
図は、さきに開発した入力処理方式に係るものの入力判
断手段の回路構成説明図、第６図は、本発明の一実施例
に係るものの入力判断手段の回路構成説明図、第７，８
図は、その動作内容を示すフローチャート図、第９図は
、本発明の他の実施例に係るものの入力判断手段の回路
機成説明図、第１０図は、第８，９図のフローチャート
の補足フローチヤ−ト図である。 １・・・入力装置、７…接点群、８・・・第１デコーダ
回路、９・・・第２デコーダ回路、１０・・・セレクタ
回路、１１…２メーク接点電極構造、１２・・・ラッチ
、１５…インバーダ、３０・・・タイミング発生回路、
３１…８ビットカウンタ、３２…４ビットカゥンタ、３
３，３６，３７・・・２入力ＡＮＤ素子、３４，３５…
Ｄタイプフリツプフロツプ。 多１図 券Ｚ図 多４図 茅３図 券５図 発５図 多Ｔ図 努８図 茅ｑ図 多′ｏ図

Claims (1)

【特許請求の範囲】
1. １ Ｘ，Ｙ，Ｚの３電極より構成される２メーク接点を
   マトリクス状に配置し、特定位置にある前記２メーク接
   点の３電極相互の短絡を示すオン動作を抽出する入力判
   断手段を備えた入力装置にいて、前記入力判断手段に、
   第１デコーダ回路、第２デコーダ回路およびセレクタ回
   路を具備せしめ、上記３電極で、各々、Ｘ電極は第１デ
   コーダ回路、Ｙ電極は第２デコーダ回路、Ｚ電極はセレ
   クタ回路に接続するようにし、始めに、第１あるいは第
   ２デコーダ回路とセレクタ回路とにより選定される、Ｘ
   あるいはＹ電極群とＺ電極群の位置する２メーク接点群
   のオン動作の有無をスキヤンニング動作により調べ、前
   記スキヤンニング動作の結果、当該２メーク接点群のオ
   ン動作が、１個所の２メーク接点位置で抽出された場合
   のみ、次の第２あるいは第１デコーダ回路によるＹある
   いはＸ電極群のスキヤンニング動作を行ない、前記スキ
   ヤンニング動作の結果、当該２メーク接点群のオン動作
   が複数個所抽出された場合はその時点で、そのスキヤン
   ニング動作を中断するようにしたことを特徴とする入力
   処理方式。