JPS5827227A - 入力処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力処理方式に係り、２メ一ク接点（Ｘ　、
Ｙ　、Ｚ３電極構造）の構成となる入力装置における、
特に、その特定位置の接点動作を抽出するのに好適な入
力処理方式に関するものである。

まず、一般的な入力装置に係る構成を、第１゜２図によ
り説明する。

ここで、第１図は、一般的な入力装置に係る概略構成図
、第２図は、その入力装置の概要図である。

すなわち、■は入力装置であり、ケーブル４によって主
制御回路２に接続され、この主制御回路２には、ケーブ
ル５によりＣ１ｌ、Ｔ（ブラウン管）ディスプレイ３が
接続されている。

以上のような構成により、入力装置１の表面上の特定位
置を押すと、その特定位置が、主制御回路２に」：す判
別され、当該特定位置に対応する文字などを論理処理に
よって抽出し、ＣＲＴディスプレイ３上に表示するもの
である。

そして、」−記の入力装置１は、第２図に示すごとく、
基本構成として、２メ一ク接点をマトリクス状に配置し
た接点群７と、この接点群７を制御する制御回路６とか
らなっているものである。

次に、第３図は、」−記第２図に係るものの詳細説明図
であり、第４図は、その要部拡大説明図である。

第２図で示した制御回路６は、第３図の第１デコーダ回
路８、第２デコーダ回路９およびセレクタ回路１０に対
応するものであり、さらに接点群７は、図示の５０００
〜５ｆｆｆに対応するものである。

しかして、この５０００〜５ｒｆｒて示さＪｌ、る接点
シンボルで明らかなように、２メ一ク接点シ１：、第１
テコーダ回路８．第２デコーダ回路９およびセレクタ回
路１０の相互に接続されており、その接点オン動作は、
これら３回路の相互結線が同一レベルになることを示し
ている。

そして、図示に係るものにおいて目１、第１デコーダ回
路８．第２テコーダ回路９．セレクタ回路１０のいずれ
もが１Ｇ進であるため、接点シンボル８０００〜５ｆｆ
ｆで示す接点数は、４０９６すなわち、１６　Ｘ　１．
６　Ｘ　１６二４０９６寸で識別可能な構成である。

ここで、各々の回路の接点群にたいする接続は、以下の
ようになっているものである。

すなわら、５ｘｙｚ、で示されるものは、次のとおりで
ある。

たとえば、ＳＩＯｆ、の意味は、 ｘ＝１ −０ ｚ＝ｆ 」：す、接点に対抗する番地は下記のとおりである。

ｏ１ ｚ　　　　　ｙ　　　　　ｘ つまり、１Ｇ進表示では、３８４１番地となる。

このような５ＸｙＺで表わされる、２メ一ク接点３電極
構造１１を例示したものが第４図である。、この第４図
は、Ｘ幹線より、うす巻き状パターンＩＩＸ、Ｙ幹線よ
り、うす巻き状パターン１１Ｙ１そしてＺ幹線は、Ｘ、
７両幹線とは反対側（基板裏面上に配置されている。）
にあり、スルホールを介する、うす巻き状パターンＩＩ
Ｚの、３パターンラインで構成されていることを示して
いるものである。

そして、この例では、ｘ、ｙ、ｚ幹線の端部は、各々、
第１デコーダ回路８の）（ｆ端子、第２デコーダ回路９
のＹｆ端子、セレクタ回路１０のｚｆ端子に接続されて
いるものである。

なお、第３図の、Ａｎ　”Ａ、ｓ　　、Ａ４〜Ａ７゜Ａ
８〜Ａ１□ば、それぞれ、たとえばｑｋするカウンタ１
４の同名称端子からの入力を示すものである。

次に、上記構成のものにより、本発明者らがさきに開発
した特定個所のオン動作を抽出する入力処理方式につい
て、同じくさきに開発した入力判断手段の回路構成説明
図である第５図により説明する。

しかして、図示の回路は、さきに述べたメーク接点数４
０９６のオン動作位置に対応する番地を、ラッチ１２に
＋ツトするものに係るものである。

本回路は、ラッチ１２．タイミング発生回路１３、カウ
ンタ１４．インバータ１５．Ｄタイプフリップフロップ
１６，３人力Ａ　Ｎ　Ｄ素子１７および、さき傾述べた
第１デコーダ回路８．第２デコーダ回路９．セレクタ回
路１０，２メ一ク接点群７から構成されるものであり、
カウンタ１４は１２ビツトに係るものである。

捷ず、カウンタ１４がオール０、すなわち番地０に位置
する２メ一ク接点のオン、オフ動作を調べることから始
められる。

図示のＸ　／’　Ｙイネーブル信号１８を、ロウレベル
にする。こうすることに」こり、第１デコーダ回路８が
選定される。

カウンタ１４の出力２５は、４ビツトオール０、また出
力２７も、４ビツトオールＯであり、各々第１デコーダ
回路８への入力、セレクタ回路１０の入力となっている
。この処理で、すなわち、ｚ　　　　　　　ｙ　　　　
　　　ｘ の条件で、オン抽出信号２２がノ・イレベルになってい
るかどうか、パルス出力２０で、Ｄタイプフリップ７０
ツブ１６に取り込む。

もし、ハイレベルであれば、Ｄタイプフリップフロップ
１ＧのＱ出力は、・・イレベルに、そうでなければ、ロ
ウレベルになる。

いま、」二記において、ノ・イレベルにセットされたと
考える。

次の処理は、ｘ、”ｙイネーブル信号１８を、ノ・イレ
ベルにする。

こうすることにより、インバータ１５の出力がロウレベ
ルになり、第２デコーダ回路９が選定される。

しかして、タイミング発生回路１３のパルス出力２１で
、三入力Ａ、　Ｎ　Ｄ素子１７の出力信号２３をチェッ
クした場合、同じくオン抽出信号２２がハイレベルのと
きは、Ｘ、Ｙ、Ｚの全部の一致がとれたことを示し、カ
ウンタ１４の値がすなわち、２メ一ク接点オン動作位置
に対応することになる。

さらに、前記出力信号２３のタイミングで、そのときの
カウンタ１４のイ直をラッチ１２にセットしてし甘うも
のである。

このラッチ１２の出力２４は、いう寸でもなく、２メ一
ク接点のオン位置を示し、前記の出力信号２３により、
タイミング発生回路１３で作られるリード信号２９を、
主制御回路２に出力することによって、当該主制御回路
２が、２メ一ク接点のオン位置を確認することができる
ものである。

上記と異なり、もし、Ｘ、Ｙｌが不一致の場合、たとえ
ば、さきに述べだＸ、Ｚが不一致のとき、出力２０のタ
イミングＴ１　で、Ｄタイプフリップフロップ１６がセ
ットされず、また、Ｙのみ不一致のとき、パルス出力２
１のタイミングＴ２で、３人力Ａ、　Ｎ　Ｄ素子１７の
出力信号２３は、ノ・イレベルとならないことになる。

以下、ｘ、ｙ、ｚの完全一致が成立するまで、クロック
２８により、カウンタ１４を歩進させ、そのたびに、上
記処理内容を繰り返すものである。

しかしながら、以上に説明してきた既開発のものでは、
２メ一ク接点数４０９６のすべてをチェックするため、
時間がかかり過ぎるものである。

すなわち、一つの接点のチェックを、もし５０μｓｅｃ
で行なったとすると、すべてのチェックを終了するのに
、０．２０４８ＳｅＣかかつてしまう。

つまり、５０００とＢｆｆｆとでは、約ＱＪｓｅｃの差
がある。− これは、オン動作が、実際にオンした時点より約０．２
ｓｅｃ遅れることでもあり、入力装置に要求される、迅
速な検知能力を満さなくなってしまうものである。

本発明は、このような、さきに開発したものの欠点を解
消し、２メ一ク接点３電極構造で、第１デコーダ回路、
第２デコーダ回路およびセレクタ回路を効果的に駆動す
ることにより、特定位置のオン動作を抽出するに要する
時間を短縮した入力装置における入力処理方法の提供を
、その目的とするものである。

本発明の要点は、２メ一ク接点の構成として、第１デコ
ーダ回路出力端子、第２デコーダ出力端子、セレクタ回
路入力端子の各々にＮ個の接点が接続されていることに
着目し、オン動作個所を抽出するため、たとえば、第１
デコーダ回路と、セレクタ回路とで、捷ずＮＸＮの接点
をチェックし、その結果に基づき、オン個所が、１門所
抽出された場合は、第２デコーダ回路によってチェック
することにより、オン個所を抽出するに要する時間を短
縮するようにしたものである。

上記に従う本発明の特徴は、Ｘ、Ｙ、Ｚの３電極より構
成される２メ一ク接点をマトリクス状に配置し、特定位
置にある前記２メ〜り接点の３電極相互の短絡を示すオ
ン動作を抽出する入力判断手段を備えだ入力装置におい
て、前記入力判断手段に、第１デコーダ回路、第２デコ
ーダ回路およびセレクタ回路を具備せしめ、上記３電極
で、各各、Ｘ電極は第１デコーダ回路、Ｘ電極は第２デ
コーダ回路、Ｘ電極はセレクタ回路に接続するようにし
、始めに、第１あるいは第２デコーダ回路とセレクタ回
路とにより選定される、ＸあるいはＸ電極群とＸ電極群
の位置する２メ一ク接点群のオン動作の有無をスキャン
ニング動作により調べ、このスキャンニング動作の結果
に基づいて、次の処理内容を決定するようＫした入力処
理方式にある。

次に、本発明に係る入力処理方式の各実施例を図面に基
づいて説明する。

まず、第６図は、本発明の一実施例に係るものの入力判
断手段の回路構成説明図、第７，８図は、その動作内容
を示すフローチャート図である。

図において、第５図と同一符号は、同等構成あるいは同
一のものを示し、３０はタイミング発生回路、３１は８
ビットカウンタ、３２は４ビツト（１１） カウンタ、３３．３６．３７は、２人力Ａ、　Ｎ　Ｄ素
子、３４．３５は、Ｄタイプフリップ７０ツブである。

すなわち、基本処理としては、８ピツトカウンタ３１に
より、第１デコーダ回路８と、セレクタ回路１０による
、Ｘ、Ｚ幹線に接続される２メ一ク接点のオン動作を抽
出する。

１個所のみのオン動作であれば、次に４ピツＩ・カウン
タ３２と、前記抽出されたＸ、Ｚ位置ヲ示す、８ビツト
カウンタ３１の値により、Ｙ位置のオン位置を抽出する
。

この抽出されたＹ位置が１個所であれば、リード信号２
９により、動作位置が抽出されたことを主制御回路２に
知らせる。

以上の処理手段を、第６図にあわせ、第７図。

第８図に示すフローチャートに従い、以下、詳細に説明
する。

まず、第７図の処理６０では、第６図に示すＸ／’Ｙイ
ネーブル信号１８をロウレベルにし、第１デコーダ回路
８を選定する。

（１２） 次に、処理５０では、タイミング発生回路３゜からパル
ス４５を出力する。

このパルス４５ば、第６図に示すごとく、２人力ＡＮＤ
素子３３の一端に入力されており、この２人力ＡＮＤ素
子３３の他の一端には、セレクタ回路１０からのオン抽
出信号２２が入力されている。接点がオン状態のときは
、このオン抽出信号２２は、ハイレベルとなる。

しかして、前記の処理５０を行なえば、２人力ＡＮＤ素
子３３の出力４６がハイレベルのとき、すなわち、オン
動作が抽出された場合は、Ｄタイプフリップフロッグ３
４．３５をトリガする。

このＤタイプフリップフロップ３４と３５とは、オン動
作抽出回数をチェックしているものであり、たとえば、
１回のみの抽出であれば、２人力ＡＮＤ素子３７の出力
はハイレベル、２回以上の抽出であれば、２人力ＡＮＤ
素子３６の出力はハイレベルとなる。

次の処理５１では、前記２人力ＡＮＤ素子３７の出力を
チェックする。

（１３） ロウレベルであれば、未抽出、ハイレベルであれば、抽
出したことを表示しているからである。

もし、ハイレベルであれば、５２の処理を行なうもので
ある。

この処理５２ば、第６図に示す８ビットカウンタ３１の
出力２５．２７を、一旦、タイミング発生回路３０内の
レジスタ（図示せず）に、退避したかどうかをチェック
するものである。

これは、フラグＦ□がハイレベルのときけ、処理済み、
ロウレベルのときは、未処理を示すものである。

そして、ロウレベルのときは、処理５３を行ない、レジ
スタへの退避、フラグＦ、のセットを行なう。

もし、ハイレベルのときは、既に処理済みであり、次の
処理を行なうものである。

一方、さきに述べた処理５１で、ロウレベルのときは、
処理５４を行なうものである。

この処Ｆ［！５４は、２人力Ａ−Ｎ　Ｄ素子３６の出力
をチェックする。

１１４） これは、前述したとおり、ハイレベルのときは、２個所
以上のオン状態にあり、処理５５のリセットを行なうも
のであって、これは、初期状態に戻すものであり、タイ
ミング発生回路３０の内部をリセットするとともに、第
６図に示すリセット信号４１を出力することによりなさ
れる。

すなわち、スキャンニング動作を中断するものである。

もし、ロウレベルのときは、２個所以上のオン状態には
なく、次の５６の処理を行なう。

この処理５６は、次の２メ一ク接点位置を選定するもの
であり、第６図に示すパルス３８を出し、８ビツトカウ
ンタ３１を歩進させる。

次の処理５７は、８ビツトカウンタ３１が、−巡したか
どうかをチェックするものである。

第６図に示す、８ビツトカウンタ３１の出力４２は、キ
ャリイアウド信号であり、”２５５”のとき出力される
。しかして、その状態が検知されたときは、すなわち、
出力４２がハイレベルのときは、処理５８を行なうもの
である。

（１５） 処理５８？’ｊ’、、フラグＦ２をセットするものであ
り、その次に、処理５０を行なう。

逆に、処理５７で、出力４２がロウレベルのときけ、処
理５９でフラグＦ２をチェックする。もしフラグＦ２が
ロウレベルのときは、まだ、８ビツトカウンタ３１が一
巡しておらず、次の処理５０から、また前述の処理を繰
り返すものである。

フラグＦ２がハイレベルのときは、８ビツトカウンタ３
１が一巡したことを示すため、処理６１を行なう。

処理６１は、８ビツトカウンタ３１が、１回のオン動作
検知で、退避しているかどうかをチェックするものであ
る。

もし、退避データがなければ、処理５５を行ない、初期
状態に戻し、始めからやりなおすものである。

退避データがある場合には、Ｙのオン動作検知処理、す
なわち、第８図に示す■からの処理を行なう。

すなわち、まず、処理７０では、外部カウンタ。

（１６） を初期状態に戻すため、さきに述べたｙセット信号４１
を出力する。さらに、Ｘ／′Ｙイネーブル信号１８をハ
イレベルにし、第２デコーダ回路９を選定する。

次に、処理７１では、退避したデータを、第６図に示す
ライン４０に出力し、その後、ライト信号パルス３９を
出力し、８ビツトカウンタ３１に書込む。

次に、さきに述べたと同様に、処理７２で、タイミング
発生回路３０からパルス４５を出力する。

この結果、前に述べたと同じく、２人力ＡＮＤ素子３７
の出力をチェックする処理７３を行なう。

そして、ハイレベルであれば、処理７４に移り、フラｙ
Ｆ３−１ｔ：ハイレベルかロウレペルカヲチェックする
。

ロウレベルであれば、処理７５を行ない、タイミング発
生回路３０から、第６図々示の出力４８を出力し、８ビ
ツトカウンタ３１，４ビツトカウンタ３２の値をラッチ
１２にセットする。また、フラグＦ３　をハイにする。

（１７）’ もし、ハイレベルであれば、処理済みであり、次の処理
を行なうものである。

また、上記の処理７３で、２人力Ａ、　Ｎ　Ｄ素子３７
の出力がロウレベルのときは、処理７６を行なう。

すなわち、処理７６は、２人力Ａ、　Ｎ　Ｄ素子３６の
出力をチェックするものである。これは、さきに述べた
のと同様に、−・イレベルのときは、２個所以上のオン
状態にあり、処理５５のリセットを行なう。

もし、ロウレベルのときは、２個所以」二のオン状態に
なく、次の処理７７を行なうものである。

この処理７７は、次の２メ一ク接点位置を選択するもの
であり、タイミング発生回路３０から、第６図に示すパ
ルス４３を出力し、４ビットカウンタ３２を歩進させる
。

次の処理７８は、４ピツトカウンタ３２が、−巡したか
どうかをチェックするものであり、第６図々示の出力４
４は、キャリイアウド信号であり′１５″′のとき出力
される。

（１８） この出力４４がハイレベルのときは、処理７９を行ない
、フラグＦ４　をセットしたあと、さきの処理７２を行
なう。

逆に、ロウレベルのときは、処理８０でフラグＦイのチ
ェックを行ない、フラグＦ４がロウレベルのトキは、ま
だ４ビットカウンタ３２が一巡しておらず、さきの処理
７２に戻って、前述の処理を繰り返すものである。

処理８０で、フラグＦ４がノ・イレベルのときは、４ビ
ットカウンタ３２が一巡したことを示すため、処理８１
を行なう。

この処理８１は、フラグＦ３をチェックすることにより
、１回のオン動作があり、位置データがラッチ１２にセ
ットされているかどうかをチェックするものである。

もし、ロウレベルのときは、セットしておらず、処理５
５でリセツトシ、始めからやり直すものである。

ハイレベルのときは、セットしており、リード信号２９
を出力する、処理８２を行なう。

（１６） 処理８２ののち、処理５５でリセットし、寸だ始めから
、オン動作をチェックするものである。

以上の本実施例によれば、オン動作位置の抽出が、さき
に開発した方式のものに比べて、すなわち、既述の０．
２Ｑ４．ｇｓｅｃに比し、その１／１Ｇである１　２．
８ｍｓ　ｅ　ｃＫ短縮されるようになるだめ、入力装置
への入力にだいする応答性は、極めて改善されるもので
ある。

しかして、本実施例では、オン動作の抽出順序として、
第１デコーダ回路とセレクタ回路、次の処理として、第
２デコーダ回路とセレクタ回路としてきたが、これは、
その処理順が逆転しても、−向差支えはなく、同効のも
のである。

次に、他の実施態様として、その処理手順を変更した場
合の例を、第９，１０図により説明する。

ここで、第９図は、本発明の他の実施例に係るものの入
力判断手段の回路構成説明図、第１０図は、ａｌＥ８．
９図のフローチャー１・の補足フローチャー１・図であ
る。

図で、第６図と同一符号は、同等構成あるいは（２０） 同一のものを示すものである。

そして、第９図に係るものが第６図に係るものと相異す
る主たるものは、図示のごとく、Ｄタイプノリツブ７０
ツブ３４．．３５をリセットする信号に係るパルス９０
を別に設けたことである。

しかして、さきの第７図に示すフローチャートの処理５
１における２人力Ａ、　Ｎ　Ｄ素子３７の出力がハイレ
ベルの場合は、第１０図のフローチャートにジャンプす
るものである。

すなわち、Ｘ、Ｚの一致が取れたわけであるから、その
ままのカウンタ値に固定する。

そして、処理９１で、Ｘ／′Ｙイネーブル信号１８をハ
イレベルにすることにより、４ピツトカウンタ３２を選
定する。

次に、処理９２で、オン動作回数を計数するＤタイプフ
リップフロップ３４．３５をパルス９０でリセットする
。

その後、次の処理として、さきの第８図に示す処理７２
以降を行なえば、やはり、特定個所のオン動作が抽出で
きるものである。

（２１） 本実施例によれば、さきの実施例に係るものに比べ、タ
イミング発生回路３０内に、８ビットカウンタ３１の退
避用レジスタが必要なくなり、その構成ならびに処理が
より簡単になるとともに、さきの実施例と同様に、入力
装置の入力にだいする応答性は、極めて改善されるもの
である。

以上に述べたところをも総合して、本発明によるときは
、その入力装置の入力にたいする応答性が極めて改善さ
れるものであると同時に、その入力装置の信頼性の向上
、使い易さの向上などを所期することができるものであ
って、すぐれた効果を奏する発明ということができる。

【図面の簡単な説明】

第１図は、一般的な入力装置に係る概略構成図、第２図
は、その入力装置の概要図、第３図は、第２図に係るも
のの詳細説明図、第４図は、その要部拡大説明図、第５
図は、さきに開発した入力処理方式に係るものの入力判
断手段の回路構成説明図、第６図は、本発明の一実施例
に係るものの入力判断手段の回路構成説明図、第７，８
図は、そ（２２） の動作内容を示すフローチャート図、第９図は、本発明
の他の実施例に係るものの入力判断手段の回路構成説明
図、第１０図は、第８，９図のフローチャー１・の補足
フローチャー１・図である。 ■・・・入力装置、７・・・接点群、８・・・第１デコ
ーダ回路、９・・・第２デコーダ回路、１０・・・セレ
クタ回路、１１・・・２メ一ク接点電極構造、１２・・
・ラッチ、１５・・・インバータ、３０・・・タイミン
グ発生回路、３１・・・８ビツトカウンタ、３２・・・
４ビツトカウン・・・Ｄタイプフリップ７０ツブ。 代理人　弁理士　福田幸作 （ほか１名） 傑１区 第２阻 聚　７　区 を８図

Claims (1)

1. 【特許請求の範囲】 １、Ｘ、Ｙ、Ｚの３電極より構成される２メ一ク接点を
   マトリクス状に配置し、特定位置にある前記２メ一ク接
   点の３電極相互の短絡を示すオン動作を抽出する入力判
   断手段を備えた入力装置において、前記入力判断手段に
   、第１デコーダ回路。 第２デコーダ回路およびセレクタ回路を具備せしめ、上
   記３電極で、各々、Ｘ電極は第１デコーダ回路、Ｘ電極
   は第２デコーダ回路、Ｘ電極はセレクタ回路に接続する
   ようにし、始めに、第１あるいは第２デコーダ回路とセ
   レクタ回路とにより選定される、ＸあるいはＸ電極群と
   Ｘ電極群の位置する２メ一ク接点群のオン動作の有無を
   スキャンニング動作により調べ、このスキャンニング動
   作の結果に基づいて、次の処理内容を決定するようにし
   たことを特徴とする入力処理方式。 ２、特許請求の範囲第１項記載のものにおいて、スキャ
   ンニング動作の結果、当該２メ一ク接点群のオン動作が
   、１個所の２７一ク接点位置で抽出された場合のみ、次
   の第２あるいは第１デコーダ回、路によるＹあるいはＸ
   電極群のスキャンニング動作を行なうようにするもので
   ある入力処理方式。 ３、特許請求の範囲第１項記載のものにおいて、スキャ
   ンニング動作の結果、当該２メ一ク接点群のオン動作が
   複数個所抽出された時点で、そのスキャンニング動作を
   中断するようにするものである入力処理方式。