JPS603795B2 - ジヨゼフソン接合への磁界バイアス方式 - Google Patents
ジヨゼフソン接合への磁界バイアス方式Info
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- JPS603795B2 JPS603795B2 JP56176939A JP17693981A JPS603795B2 JP S603795 B2 JPS603795 B2 JP S603795B2 JP 56176939 A JP56176939 A JP 56176939A JP 17693981 A JP17693981 A JP 17693981A JP S603795 B2 JPS603795 B2 JP S603795B2
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- JP
- Japan
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- current
- gate
- josephson junction
- junction
- bias
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はジョゼフソン接合への磁界バイアス方式の改良
に関する。
に関する。
ジョゼフソン接合をスイッチング機能部として含む回路
は様々に考えられるが、例えばジョゼフソン接合ゲート
中の当該ジョゼフソン接合に磁界バイアスする場合、従
来は第１図示のようなバイアス回路１によっていた。
は様々に考えられるが、例えばジョゼフソン接合ゲート
中の当該ジョゼフソン接合に磁界バイアスする場合、従
来は第１図示のようなバイアス回路１によっていた。
即ち、ジョゼフソン接合２を電流源Ｐでバィアスし当該
接合のギャップ電圧である一定電圧Ｖｇより、抵抗Ｒを
介して必要なバイアス用電流ＩＢを各ゲートＧｉ（ｉ＝
１、２、……………、ｎ）に供給していた。
接合のギャップ電圧である一定電圧Ｖｇより、抵抗Ｒを
介して必要なバイアス用電流ＩＢを各ゲートＧｉ（ｉ＝
１、２、……………、ｎ）に供給していた。
しかして、各ゲート中に模式的に示したバイアスの対象
となるジョゼフソン接合３とバイアス回路１のバイアス
線路４とは誘導結合によるため分離されてはいるが、実
際上はこうした従来方式では配線上の制約から結合する
ゲート数は制限されてしまう。従って、高密度集積回路
ではバイアス回路の数を増さねばならないが、これ等の
回路は極低温中で動作させるため、数が増すに従いその
電力損失ＩＢ・Ｖｇが問題となってくる。
となるジョゼフソン接合３とバイアス回路１のバイアス
線路４とは誘導結合によるため分離されてはいるが、実
際上はこうした従来方式では配線上の制約から結合する
ゲート数は制限されてしまう。従って、高密度集積回路
ではバイアス回路の数を増さねばならないが、これ等の
回路は極低温中で動作させるため、数が増すに従いその
電力損失ＩＢ・Ｖｇが問題となってくる。
また、バイアス電流１８は抵抗Ｒによって決まるのに対
し、各ゲートの接合３の臨界電流ｉＪの値は設計値から
ずれることがあり得、これに伴い各ゲートの闇値特性も
ずれるが、この従来法ではこれを補正することができな
い。
し、各ゲートの接合３の臨界電流ｉＪの値は設計値から
ずれることがあり得、これに伴い各ゲートの闇値特性も
ずれるが、この従来法ではこれを補正することができな
い。
本発明は以上に鑑てなされたもので、原理的に電力損失
を伴わずにジョゼフソン接合へバイアス電流を供給でき
る方式を提供せんとするものである。
を伴わずにジョゼフソン接合へバイアス電流を供給でき
る方式を提供せんとするものである。
そしてまた、望ましくはｉＪの設計値からのずれに依存
しないでゲートの動作点を決めることのできる回路構成
の提供を付随的な目的としている。以下、本発明の実施
例を第２図以降に即して説明するが、先づ第２図ａ，ｂ
に示す基本的乃至原理的実施例は、第１図示の従来例の
ように、バイアスされるべきジョゼフソン接合３を持つ
ゲートＧｉ群へ本発明を適用した場合を示している。
しないでゲートの動作点を決めることのできる回路構成
の提供を付随的な目的としている。以下、本発明の実施
例を第２図以降に即して説明するが、先づ第２図ａ，ｂ
に示す基本的乃至原理的実施例は、第１図示の従来例の
ように、バイアスされるべきジョゼフソン接合３を持つ
ゲートＧｉ群へ本発明を適用した場合を示している。
本発明を端的に言えば、超伝導ループ１０による永久電
流ｉＬによって先に第１図に即して述べたバイアス電流
ＩＢを発生させる回路方式であると言える。バイアス電
流が流れるループ１０は大型のＳＱＵｍをなしており、
制御信号源１１から制御信号１を与えることにより、永
久電流をループに流し続けることができる。このＳＱＵ
ｍの接合面積は所要の電流値に応じて適宜決める。尚、
第２図ａはループ１０内に一つのジョゼフソン薮合１２
を持つ一接合型、第２図ｂは二接合型である。実践的に
見ると、バイアスされるゲートＧｉとこのＳＱＵＩＤＩ
Ｏとは同一チップに作られるのが普通であるので、両者
の接合のｉＪの値は比例関係にあると考えられる。
流ｉＬによって先に第１図に即して述べたバイアス電流
ＩＢを発生させる回路方式であると言える。バイアス電
流が流れるループ１０は大型のＳＱＵｍをなしており、
制御信号源１１から制御信号１を与えることにより、永
久電流をループに流し続けることができる。このＳＱＵ
ｍの接合面積は所要の電流値に応じて適宜決める。尚、
第２図ａはループ１０内に一つのジョゼフソン薮合１２
を持つ一接合型、第２図ｂは二接合型である。実践的に
見ると、バイアスされるゲートＧｉとこのＳＱＵＩＤＩ
Ｏとは同一チップに作られるのが普通であるので、両者
の接合のｉＪの値は比例関係にあると考えられる。
従ってｉＪの値が設計値より変っても、回路パラメータ
を適当に選ぶことによって、ゲートの動作点がこれに影
響されないようになる。第２図ａに示す一接合ＳＱＵＩ
Ｄによるバイアス電流供給回路の動作について説明する
と、第３図はこの一接合ＳＱＵＩＤＩＯの等価回路を示
している。
を適当に選ぶことによって、ゲートの動作点がこれに影
響されないようになる。第２図ａに示す一接合ＳＱＵＩ
Ｄによるバイアス電流供給回路の動作について説明する
と、第３図はこの一接合ＳＱＵＩＤＩＯの等価回路を示
している。
即ち、ループ１０中のジョゼフソン接合１２はＪの部分
と抵抗Ｒ、容量Ｃが並列になって構成されている。Ｌは
ループ１０のインダクタンスである。Ｊの部分の電圧・
電流関係は次の｛１｝、‘２１式、また接合１２の動作
を支配するパラメタＢは（３ー式である。１ｓ＝ｉＪＳ
ｍ○・・・‐…・・……【１｝し＝（ｈ／を）ｄ■／ｄ
ｔ…．．・．．・……（２ー８＝（友／ｈ）ｉＪＣＲ２
…・・…・・・・・・・｛３’このループ乃至ＳＱＵＩ
ＤＩ川こ磁束のｅｘを誘導結合させた時の当該のｅｘと
内部磁束のの静的な関係は第４図ａ，ｂに示すようにな
る。
と抵抗Ｒ、容量Ｃが並列になって構成されている。Ｌは
ループ１０のインダクタンスである。Ｊの部分の電圧・
電流関係は次の｛１｝、‘２１式、また接合１２の動作
を支配するパラメタＢは（３ー式である。１ｓ＝ｉＪＳ
ｍ○・・・‐…・・……【１｝し＝（ｈ／を）ｄ■／ｄ
ｔ…．．・．．・……（２ー８＝（友／ｈ）ｉＪＣＲ２
…・・…・・・・・・・｛３’このループ乃至ＳＱＵＩ
ＤＩ川こ磁束のｅｘを誘導結合させた時の当該のｅｘと
内部磁束のの静的な関係は第４図ａ，ｂに示すようにな
る。
同図ａはＬ・ｉＪ／の。が小の時の特性、同図ｂはＬ・
ｉＪ／の。が大の時の特性である。しかして、第２図に
おける制御電流１はのｅｘに比例し、ィンダクタＬに流
れる電流ｉＬはのに比例するので、この第４図ａ，ｂも
こよって１とｉＬとの関係を考えることができる。
ｉＪ／の。が大の時の特性である。しかして、第２図に
おける制御電流１はのｅｘに比例し、ィンダクタＬに流
れる電流ｉＬはのに比例するので、この第４図ａ，ｂも
こよって１とｉＬとの関係を考えることができる。
第４図Ｃのように正方向に充分大きな１を印加した後に
、これを０とすると、ＳＱＵＩＤの接合の上記｛３｝式
による３が小さければ、永久電流ｉＬ。
、これを０とすると、ＳＱＵＩＤの接合の上記｛３｝式
による３が小さければ、永久電流ｉＬ。
は第４図ａ，ｂの各Ａ点の値となる。ｉＬｏの値を確定
するためには、ジョゼフソン接合の位相？が多重遷移を
起こさぬ程度に８を小さく設計すれば良い。
４ｉＬ。の値はＳＱＵＩ
Ｄループ１０のィンダクタンスＬの値に依存するが、第
４図ｂのようにＬが大のとき、ｉＬｏはｉＪの程度とな
る。バイアスされるゲート数が多いと、このＳＱＵＩＤ
ループのＬは大となり、この場合に相当する。ｉＬｏを
０にするには第４図ｃに示すように負方向の制御電流１
をＳＱＵＩＤに印加する。
するためには、ジョゼフソン接合の位相？が多重遷移を
起こさぬ程度に８を小さく設計すれば良い。
４ｉＬ。の値はＳＱＵＩ
Ｄループ１０のィンダクタンスＬの値に依存するが、第
４図ｂのようにＬが大のとき、ｉＬｏはｉＪの程度とな
る。バイアスされるゲート数が多いと、このＳＱＵＩＤ
ループのＬは大となり、この場合に相当する。ｉＬｏを
０にするには第４図ｃに示すように負方向の制御電流１
をＳＱＵＩＤに印加する。
第４図ａ，ｂ中、ｉＬｏ：０のＢ点に遷移させるには１
の負方向パルスの振幅を所要のレベルにする必要がある
。第４図ｂのＬが大の場合ではパルス振幅の制限が厳し
くなるので、現実的でないが、ｉＬ。が負の点に遷移す
ればゲートのバイアス磁界としては充分に機能する。磁
界バイアスされる各ゲートＧｉの電流変化の反作用がＳ
ＱＵＩＤループ１０の動作に影響を与えないようにする
には、各ゲートとＳＱＵＩＤループとの相互インダクタ
ンスがＳＱＵＩＤループのインダクタンスＬに比べて、
充分に小となるようにすれば良い。
の負方向パルスの振幅を所要のレベルにする必要がある
。第４図ｂのＬが大の場合ではパルス振幅の制限が厳し
くなるので、現実的でないが、ｉＬ。が負の点に遷移す
ればゲートのバイアス磁界としては充分に機能する。磁
界バイアスされる各ゲートＧｉの電流変化の反作用がＳ
ＱＵＩＤループ１０の動作に影響を与えないようにする
には、各ゲートとＳＱＵＩＤループとの相互インダクタ
ンスがＳＱＵＩＤループのインダクタンスＬに比べて、
充分に小となるようにすれば良い。
第２図ｂの二接合のＤＣ・ＳＱＵＩＤＩＯ‘こついても
上述の説明は同様に適用できる。
上述の説明は同様に適用できる。
以上が本発明の原理的実施例であるが、一般的に考える
と、一つのバイアス用ＳＱＵＩＤＩＯではバイアスでき
るジョゼフソン接合３の数（ゲートＧｉの数）は実際に
は制限されてくる。
と、一つのバイアス用ＳＱＵＩＤＩＯではバイアスでき
るジョゼフソン接合３の数（ゲートＧｉの数）は実際に
は制限されてくる。
また配線が長くなると上述のィンダクタンスＬが大きく
なってくる。このような場合には、第５図示の実施例の
ように、ゲートをいくつかの群（図示の場合は三つの群
Ｇ，〜Ｇｎ，Ｇ，′〜Ｇｎ′，Ｇ，″〜Ｇｎ″）に分け
、夫々に上述したＳＱＵＩＤループ１０，１０′，１０
″を配し、これ等をループ間分離抵抗１３，１３′を介
して直列に接続すれば、制御信号源１１は一つで済ませ
ながらもＬを増大させることなく多数のジョゼフソン接
合３，３′，３″（乃至ゲートＧｉ，Ｇｉ′，Ｇｉ″：
ｉ＝１、２、・・・・・・・・・・・・・・・、ｎ）へ
バイアスをかけることができる。
なってくる。このような場合には、第５図示の実施例の
ように、ゲートをいくつかの群（図示の場合は三つの群
Ｇ，〜Ｇｎ，Ｇ，′〜Ｇｎ′，Ｇ，″〜Ｇｎ″）に分け
、夫々に上述したＳＱＵＩＤループ１０，１０′，１０
″を配し、これ等をループ間分離抵抗１３，１３′を介
して直列に接続すれば、制御信号源１１は一つで済ませ
ながらもＬを増大させることなく多数のジョゼフソン接
合３，３′，３″（乃至ゲートＧｉ，Ｇｉ′，Ｇｉ″：
ｉ＝１、２、・・・・・・・・・・・・・・・、ｎ）へ
バイアスをかけることができる。
次に、より具体的な本発明の実施例を挙げる。
一般に、多入力論理回路をジョゼフソン接合で実現する
場合、ＤＣ・ＳＱＵＩＤは、閥値特性の磁界に対する周
期性のために簡単な回路構成では実現できない。そこで
、従来からも、ジョゼフソン接合に磁気結合する方法が
考えられ、一応、この機能の実現に有効であると見られ
ているが、電流感度が悪い点に問題がある。第６図には
こうした回路の一例として多入力○Ｒゲ−トＧｏＲを示
し、これに本発明を適用した場合を示している。
場合、ＤＣ・ＳＱＵＩＤは、閥値特性の磁界に対する周
期性のために簡単な回路構成では実現できない。そこで
、従来からも、ジョゼフソン接合に磁気結合する方法が
考えられ、一応、この機能の実現に有効であると見られ
ているが、電流感度が悪い点に問題がある。第６図には
こうした回路の一例として多入力○Ｒゲ−トＧｏＲを示
し、これに本発明を適用した場合を示している。
入力ＩＮ，〜Ｉｎｎを持つ入力ラインは部分１４でジョ
ゼフソン接合３に磁気的に結合しており、この接合３に
は負荷抵抗ＲＬが並列に付され、この両端から出力ＯＵ
Ｔが採られている。
ゼフソン接合３に磁気的に結合しており、この接合３に
は負荷抵抗ＲＬが並列に付され、この両端から出力ＯＵ
Ｔが採られている。
従って、このゲートは、零入力に対して零電圧状態、有
為の入力電流ｌｃに対して電圧状態となるように図られ
ているが、そのままではこのゲートの閥値特性は第７図
示のようになって、既述したように入力電流ｌｃに対す
る感度が悪い。そこで、本発明の思想を適用して、先に
述べたと同様のＳＱＵＩＤループ１０‘こより永久電流
によるバイアス電流ｌｃ＝ｌｃｏを第７図に併示のよう
に供給すれば、この比較的大きなバイアス電流ｌｃｏが
静的には電力損失なしで供給でき、この多入力ゲートの
電流感度を実効的に増大することができる。
為の入力電流ｌｃに対して電圧状態となるように図られ
ているが、そのままではこのゲートの閥値特性は第７図
示のようになって、既述したように入力電流ｌｃに対す
る感度が悪い。そこで、本発明の思想を適用して、先に
述べたと同様のＳＱＵＩＤループ１０‘こより永久電流
によるバイアス電流ｌｃ＝ｌｃｏを第７図に併示のよう
に供給すれば、この比較的大きなバイアス電流ｌｃｏが
静的には電力損失なしで供給でき、この多入力ゲートの
電流感度を実効的に増大することができる。
尚、既に述べたように、同一チップ内で作られる多入力
ゲートのｉＪとバイアス用ＳＱＵＩＤＩＯのｉＪとは比
例関係にあるので、バイアスされた多入力ゲートの動作
点はｉＪの値に影響されない。
ゲートのｉＪとバイアス用ＳＱＵＩＤＩＯのｉＪとは比
例関係にあるので、バイアスされた多入力ゲートの動作
点はｉＪの値に影響されない。
また、入力数は任意である。次に、ジョゼフソン接合ゲ
ートのリセット用電流供給回路に本発明を適用できる例
に就き説明する。
ートのリセット用電流供給回路に本発明を適用できる例
に就き説明する。
一般にジョゼフソン接合ゲートの動作は、６が大のラツ
チング動作である。
チング動作である。
そこで、第８図示のように各ゲートＧｉにはリセット用
パルス電流ｉｇ，〜ｉｇｎを供給することにより、ラッ
チした各ゲートを超伝導状態にリセットする必要がある
。従来は、このパルス電流は同図示のように、パルス電
圧源１５から抵抗を介して、各ゲートに供給されている
。従って、ゲートの個数が大きい場合、パルス電圧源の
電流容量ＩＧを大きくなり、極低温中での集積回路にお
いては実際上、問題となる。これに対し、このパルス電
源の容量を減らす目的で、本バイアス方式を用いること
ができ、そうしたリセット用電流供給回路の一構成例を
第９図に示す。
パルス電流ｉｇ，〜ｉｇｎを供給することにより、ラッ
チした各ゲートを超伝導状態にリセットする必要がある
。従来は、このパルス電流は同図示のように、パルス電
圧源１５から抵抗を介して、各ゲートに供給されている
。従って、ゲートの個数が大きい場合、パルス電圧源の
電流容量ＩＧを大きくなり、極低温中での集積回路にお
いては実際上、問題となる。これに対し、このパルス電
源の容量を減らす目的で、本バイアス方式を用いること
ができ、そうしたリセット用電流供給回路の一構成例を
第９図に示す。
直流電流が加えられた各接合３……………３′・・・…
・・・・・…・等に既に説明した本発明バイアス方式に
よる永久電流でバイアスする。
・・・・・…・等に既に説明した本発明バイアス方式に
よる永久電流でバイアスする。
制御電流１によって一接合ＳＱＵＩＤＩ０に流れるこの
永久電流を制御する。この実施例では、既述のように、
多数の接合３・・・・・・・・・・・・・・・，３′・
・・・・…・・・・・・・のーグループ毎にＳＱＵＩＤ
Ｉ０，１０′をおいた構成であるので、小電流容量の制
御電流１で多数の接合３・・・・・・・・・・・・・・
・，３′・・…・・・・・・・・・・にパルス電流を供
給でき、電源回路の設計製作が実際上容易になる。第９
図ｂのように正方向の制御電流パルスによって、ＳＱＵ
ｍループ内に永久電流ｉＬｏを流すと「各接合３・・・
・・・・・・・・・・・・，３′・……・・・・・・・
・のｊＪが下げられ、し．〜しｎ，し，〜レｎ′が発生
し抵抗を介してリセツト電流ｉｇ，〜・ｇｎ， ｉｇ，
′〜ｉｇｎ′が各ゲートＧ，〜Ｇｎ，０，′〜Ｇｎ′に
供給される。負の制御電流パルスによって、永久電流の
値は負となる。各接合３・・・・・・…・・…・，３′
・・・・・・・…・・・・・の形状、磁気結合の方法を
適当に設計すると、この時ｖ，〜ｖｎ，ｖ，′〜ｖｎ′
が第９図ｂのように零となるようにすることができる。
各接合３，３′は非ラッチング動作とするため、８を小
さく設計する。しかし、この接合３，３′は高インピー
ダンスでｉｇ，〜・ｇｎ， ｉｇ，′〜ｉｇｎ′を各ゲ
ートＧｉ，Ｇ２′に供給する必要があるから、これを満
たすためには、接合の容量を小さくし、電圧を大きくす
る等する。尚、谷藤合の８は閥値特性とも関連する。ま
た、各接合の状態変化による反作用がＳＱＵＩＤループ
１０，１０′に及ばないように、結合は疎になるように
図る。第９図ｂの１，ｉＬ等の波形においてｖ，，ｖ２
等の１週期はゲート群の演算クロツク時間である。
永久電流を制御する。この実施例では、既述のように、
多数の接合３・・・・・・・・・・・・・・・，３′・
・・・・…・・・・・・・のーグループ毎にＳＱＵＩＤ
Ｉ０，１０′をおいた構成であるので、小電流容量の制
御電流１で多数の接合３・・・・・・・・・・・・・・
・，３′・・…・・・・・・・・・・にパルス電流を供
給でき、電源回路の設計製作が実際上容易になる。第９
図ｂのように正方向の制御電流パルスによって、ＳＱＵ
ｍループ内に永久電流ｉＬｏを流すと「各接合３・・・
・・・・・・・・・・・・，３′・……・・・・・・・
・のｊＪが下げられ、し．〜しｎ，し，〜レｎ′が発生
し抵抗を介してリセツト電流ｉｇ，〜・ｇｎ， ｉｇ，
′〜ｉｇｎ′が各ゲートＧ，〜Ｇｎ，０，′〜Ｇｎ′に
供給される。負の制御電流パルスによって、永久電流の
値は負となる。各接合３・・・・・・…・・…・，３′
・・・・・・・…・・・・・の形状、磁気結合の方法を
適当に設計すると、この時ｖ，〜ｖｎ，ｖ，′〜ｖｎ′
が第９図ｂのように零となるようにすることができる。
各接合３，３′は非ラッチング動作とするため、８を小
さく設計する。しかし、この接合３，３′は高インピー
ダンスでｉｇ，〜・ｇｎ， ｉｇ，′〜ｉｇｎ′を各ゲ
ートＧｉ，Ｇ２′に供給する必要があるから、これを満
たすためには、接合の容量を小さくし、電圧を大きくす
る等する。尚、谷藤合の８は閥値特性とも関連する。ま
た、各接合の状態変化による反作用がＳＱＵＩＤループ
１０，１０′に及ばないように、結合は疎になるように
図る。第９図ｂの１，ｉＬ等の波形においてｖ，，ｖ２
等の１週期はゲート群の演算クロツク時間である。
ＳＱＵＩＤループの応答はゲートの応答よりは遅くてよ
い。ＳＱＵＩＤの８は小さくするので、ＳＱＵＩＤｏル
ープの応答は悪化しない。以上詳記のように、本発明の
バイアス方式によると多数のゲートへの磁界バイアスが
静的には無電力損失で供給でき、集積化ジョゼフソン回
路では発熱の点から有利である。
い。ＳＱＵＩＤの８は小さくするので、ＳＱＵＩＤｏル
ープの応答は悪化しない。以上詳記のように、本発明の
バイアス方式によると多数のゲートへの磁界バイアスが
静的には無電力損失で供給でき、集積化ジョゼフソン回
路では発熱の点から有利である。
さらに、このバィアタス方式により簡単な回路で多入力
ＯＲゲートが構成でき、また多数のゲートをリセットす
るためのりセット用電源の設計・製作も容易となる等の
付帯的効果も大きい。本発明はこのようにジョゼフソン
接合回路の集０積化における基本問題に解決を支えるも
のである。
ＯＲゲートが構成でき、また多数のゲートをリセットす
るためのりセット用電源の設計・製作も容易となる等の
付帯的効果も大きい。本発明はこのようにジョゼフソン
接合回路の集０積化における基本問題に解決を支えるも
のである。
第１図は多数のゲート中に含まれる各ジョゼフソン接合
への従来のバイアス回路の構成図、第２図ａ，ｂは夫々
、本発明の基本的実施例の構成図、第３図は第２図ａの
回路の等価回路図、第４図ａ，ｂ，ｃはＳＱＵＩＤルー
プ内磁束と外部印加磁束、制御電流とループ電流との各
関係説明図、第５図及び第６図は、それぞれ、本発明の
他の実施例の構成図、第７図は第６図における多入力Ｏ
Ｒゲートの閥値特性図、第８図は従来のゲートリセツト
用電流供聯合回路の構成図、第９図ａは本発明を適用し
たりセット用電流供給回路の一例の構成図、同第９図ｂ
はその動作に関与する各部電流、電圧の説明図、である
。 図中、３はバイアスの対象となるジョゼフソン接合、１
０はＳＱＵＩＤループ、１２は該ループ内のジョゼフソ
ン接合、である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 図 〇 蛇
への従来のバイアス回路の構成図、第２図ａ，ｂは夫々
、本発明の基本的実施例の構成図、第３図は第２図ａの
回路の等価回路図、第４図ａ，ｂ，ｃはＳＱＵＩＤルー
プ内磁束と外部印加磁束、制御電流とループ電流との各
関係説明図、第５図及び第６図は、それぞれ、本発明の
他の実施例の構成図、第７図は第６図における多入力Ｏ
Ｒゲートの閥値特性図、第８図は従来のゲートリセツト
用電流供聯合回路の構成図、第９図ａは本発明を適用し
たりセット用電流供給回路の一例の構成図、同第９図ｂ
はその動作に関与する各部電流、電圧の説明図、である
。 図中、３はバイアスの対象となるジョゼフソン接合、１
０はＳＱＵＩＤループ、１２は該ループ内のジョゼフソ
ン接合、である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 図 〇 蛇
Claims (1)
- １ バイアスすべきジヨゼフソン接合に対してＳＱＵＩ
Ｄのループ部分を磁気的に結合し、該ＳＱＵＩＤに永久
電流を流すことにより上記ジヨゼフソン接合への磁界バ
イアスを得ることを特徴とするジヨゼフソン接合への磁
界バイアス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176939A JPS603795B2 (ja) | 1981-11-04 | 1981-11-04 | ジヨゼフソン接合への磁界バイアス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176939A JPS603795B2 (ja) | 1981-11-04 | 1981-11-04 | ジヨゼフソン接合への磁界バイアス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878477A JPS5878477A (ja) | 1983-05-12 |
| JPS603795B2 true JPS603795B2 (ja) | 1985-01-30 |
Family
ID=16022377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176939A Expired JPS603795B2 (ja) | 1981-11-04 | 1981-11-04 | ジヨゼフソン接合への磁界バイアス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603795B2 (ja) |
-
1981
- 1981-11-04 JP JP56176939A patent/JPS603795B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5878477A (ja) | 1983-05-12 |
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