JPS6035540A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6035540A JPS6035540A JP14386283A JP14386283A JPS6035540A JP S6035540 A JPS6035540 A JP S6035540A JP 14386283 A JP14386283 A JP 14386283A JP 14386283 A JP14386283 A JP 14386283A JP S6035540 A JPS6035540 A JP S6035540A
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- Japan
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- sealing material
- point glass
- low
- sealed
- melting
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- Pending
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特にセラミックガラス封止型半導
体装置に関する。
体装置に関する。
従来のセラミックパッケージは第1図に示すような構造
のものであり、一般に、セラミック基板1にリードフレ
ーム2を低融点ガラス3で固定させ、ペレット付け、ボ
ンディング等の後、蓋になるセラミック基板4を更に低
融点ガラス3で封止して成る。尚第1図中10はペレッ
ト、11はこのペレット10とリードフレーム2とを電
気的に接続するコネクトワイヤ12はベレッ)ft用の
金−シリコン共晶層、6は放熱フィンである(特開昭5
3−89664号公報)。
のものであり、一般に、セラミック基板1にリードフレ
ーム2を低融点ガラス3で固定させ、ペレット付け、ボ
ンディング等の後、蓋になるセラミック基板4を更に低
融点ガラス3で封止して成る。尚第1図中10はペレッ
ト、11はこのペレット10とリードフレーム2とを電
気的に接続するコネクトワイヤ12はベレッ)ft用の
金−シリコン共晶層、6は放熱フィンである(特開昭5
3−89664号公報)。
本発明者の検討によれば従来のセラミックパッケージは
第1図及び第2図にその拡大図を示すように、上下2枚
のセラミック幕板1,4を低融点ガラス3.3で封止し
たときに、これら基板1゜4の端部と低融点ガラス3と
の端部で溝部5を生じてしまうことがわかった。このよ
うな溝部を有する構造のパッケージにあっては、その溝
部の存在のために、封止後にメッキをするとメッキ液の
残渣や水滴等がこの溝部に残り易く、当該溝部のリード
ピンに付着し、リードピンをさびらせ、その腐食を早め
、リードピンが当該腐食部分から折れるという事態を招
くということがわかった。これはパッケージの信頼度を
著しく低下させる。
第1図及び第2図にその拡大図を示すように、上下2枚
のセラミック幕板1,4を低融点ガラス3.3で封止し
たときに、これら基板1゜4の端部と低融点ガラス3と
の端部で溝部5を生じてしまうことがわかった。このよ
うな溝部を有する構造のパッケージにあっては、その溝
部の存在のために、封止後にメッキをするとメッキ液の
残渣や水滴等がこの溝部に残り易く、当該溝部のリード
ピンに付着し、リードピンをさびらせ、その腐食を早め
、リードピンが当該腐食部分から折れるという事態を招
くということがわかった。これはパッケージの信頼度を
著しく低下させる。
一方溝部の存在により、当該溝部に金属等の異物がはさ
み込まれてシロートを起こしたり、又汚れの付着により
半導体素子の性能を低下させるという事態を招来するこ
ともあることがわかった。
み込まれてシロートを起こしたり、又汚れの付着により
半導体素子の性能を低下させるという事態を招来するこ
ともあることがわかった。
本発明はかかる欠点を解消した半導体パッケージを提供
するものである。
するものである。
本発明は上記溝部をなくすことによりかかる欠点を解消
した。
した。
以下本発明を実施例を示す図面に基づいて説明する。尚
以下の第3図及び第4図において、上記第2図と同一機
能を有する部分は同一符号を付してその説明を省略する
。
以下の第3図及び第4図において、上記第2図と同一機
能を有する部分は同一符号を付してその説明を省略する
。
第3図は本発明パッケージの要部拡大断面図である。図
示の如く本発明パッケージは前記溝部5に更に封止材料
7を充填してなる。
示の如く本発明パッケージは前記溝部5に更に封止材料
7を充填してなる。
このように溝部をなくすことによりメッキ液の残渣や水
滴等が付着しなくなるのでリードビンが腐食されること
がなくなりこの部分からリードビンが折れるという事態
も回避される。従って本発明によればリードビンの耐腐
食性が向上した高信頼度パッケージを提供することがで
きる。
滴等が付着しなくなるのでリードビンが腐食されること
がなくなりこの部分からリードビンが折れるという事態
も回避される。従って本発明によればリードビンの耐腐
食性が向上した高信頼度パッケージを提供することがで
きる。
又異物によるショートや汚れの付着も防止できる。
本発明に使用される封止材料7としては高分子材料が好
ましく、たとえばシリコン樹脂、エポキシV!脂が例示
される。
ましく、たとえばシリコン樹脂、エポキシV!脂が例示
される。
第4図は本発明の他の実施例を示し、第3図では異種材
料を埋め込んだ実施例を示したが、第4図実施例では低
融点ガラスを溝部に埋め込んでなる例を示す。
料を埋め込んだ実施例を示したが、第4図実施例では低
融点ガラスを溝部に埋め込んでなる例を示す。
もっとも低融点ガラス8で封止固定する際にセラミック
の面と整合するような溝なし構造としてもよい。
の面と整合するような溝なし構造としてもよい。
本発明パッケージの製法の一例を示すと、封止までのプ
ロセスは従来通り行い、その後に溝部にシリコン樹脂等
の封止材料を埋め込めばよ(・。
ロセスは従来通り行い、その後に溝部にシリコン樹脂等
の封止材料を埋め込めばよ(・。
封止ガラスの外側の端部に生ずる溝部を高分子材料等で
埋めているので、リードビンの腐食や異物によるショー
トや汚れの付着を防止したMll変度半導体パッケージ
を提供することができる。
埋めているので、リードビンの腐食や異物によるショー
トや汚れの付着を防止したMll変度半導体パッケージ
を提供することができる。
本発明は半導体パッケージ全体に適用して有用であるが
、特に上下2層の基板を接着材によって接着することで
封止するパッケージに適用して有用である。
、特に上下2層の基板を接着材によって接着することで
封止するパッケージに適用して有用である。
第1図は従来パッケージの全体断面図。
第2図は従来パッケージの要部拡大断面図。
第3図は本発明実施例を示す要部拡大断面図。
第4図は本発明の他の実施例を示す要部拡大断面図。
1.4・・・基板、2・・・リードフレーム、3・・・
低融点ガラス、5・・・溝部、7・・・封止材料、8・
・・封止材料。
低融点ガラス、5・・・溝部、7・・・封止材料、8・
・・封止材料。
Claims (1)
- 上下2枚の晶析間K 17−ドピンが介在しかつ当該基
板を封止材料を用いて封止固定して成る半導体装置にお
いて、前記基板の端部と封止材料の端部との間に生ずる
溝部に更に封止材料を充填して成る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14386283A JPS6035540A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14386283A JPS6035540A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6035540A true JPS6035540A (ja) | 1985-02-23 |
Family
ID=15348704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14386283A Pending JPS6035540A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6035540A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0484772A2 (en) * | 1990-11-08 | 1992-05-13 | National Semiconductor Corporation | Semiconductor package and method of fabrication |
EP0614329A1 (fr) * | 1993-03-05 | 1994-09-07 | Thomson-Csf | Procédé de fermeture hermétique d'enceinte, en particulier d'enceinte contenant des circuits microélectroniques, et enceinte ainsi obtenue |
-
1983
- 1983-08-08 JP JP14386283A patent/JPS6035540A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0484772A2 (en) * | 1990-11-08 | 1992-05-13 | National Semiconductor Corporation | Semiconductor package and method of fabrication |
EP0614329A1 (fr) * | 1993-03-05 | 1994-09-07 | Thomson-Csf | Procédé de fermeture hermétique d'enceinte, en particulier d'enceinte contenant des circuits microélectroniques, et enceinte ainsi obtenue |
FR2702329A1 (fr) * | 1993-03-05 | 1994-09-09 | Thomson Csf | Procédé de fermeture hermétique d'enceinte en particulier d'enceinte contenant des circuits microélectroniques, et enceinte ainsi obtenue. |
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