JPS603208B2 - プログラマブル・コントロ−ラ - Google Patents

Description

【発明の詳細な説明】 《発明の分野》 この発明は、ユーザ命令をマイクロプロセッサにより解
読するィンタプリタ方式の工程歩進型プログラマフル・
コントローラに関する。

《発明の背景》 工程歩進型プログラマプル・コントローラは、その使用
に当って特に、論理シンボル図等の回路知識の必要がな
く、その制御仕様を各工程に分けるプログラムを書込む
だけで良い。

従って、プログラム書込みの際のキー操作手順さえ理解
すれば、特に電気的な専門知識のない一般の人々にも容
易に使用し得るという利点を有する。

このストアードプログラム方式の工程歩進型プログラマ
フル・コントローラにあっては、メモリ内の各工程と対
応する所定のアドレスに、各工程において実行させるべ
きプログラム（ュぶザ命令）を予め記憶させ、これを適
宜議出してインタプリタ処理により実行させるものであ
り、上記命令が実行されると、被制御機器の接続された
出力端子間が、その工程におけるプログラム内容に従つ
てＯＮ，ＯＦＦされ、これにより被制御機器は所望の動
作を行なうのである。

このようにして、被制御機器は所望の動作を行なうので
あるが、この場合においてプログミングのミスあるいは
被制御機器側に故障があったりすると、被制御機器が正
常に所望の動作を行なわないことが予測される。

このため、通常この種のプログラマフル・コントローラ
には、初期状態復帰スイッチ（ＲＥＳＥＴ）あるいは工
程歩進停止スイッチ（ＳＴＯＰ）等が設けられ、プログ
ラムの実行中ＣＰＵ（マイクロプロセッサ）は、所定の
タイミングで上記各スイッチからの信号をスキャン（セ
ンス）して、オペレータが上記スイッチを動作させた場
合にはただちに実行中の工程を歩進停止させたり、ある
いは初期状態へ復帰させたりすることができるように構
成されている。

ところで、このプログラマブル・コントローフにおける
工程歩進動作は、各工程のプログラム内に存在する工程
歩進命令をマイクロプロセッサによってインタプリタプ
ログラムに従い解読実行することにより行なわれるので
ある。

そして、各工程における滞在時間は、上記工程歩進命令
の内容によって異なる。

すなわち、上記工程歩進命令がＡＮＤ，ＯＲ等のように
入力端子からの信号状態等が所定の条件を満足しない限
り歩進しない命令（以下、条件付き工程歩進命令という
）の場合であれば、その命令により指定される条件が成
立するまでの時間、上記工程は歩進されることはない。
一方、上記工程歩進命令がＮＯＰ，ＪＭＰ等のように、
入力端子からの信号状態等の如何にかかわらず、その工
程を所定の工程へ更新させる命令（以下、無条件工程歩
進命令という）である場合、その命令を含むプログラム
に係わる工程の滞在時間は極めて短く、瞬時的なものと
なる。

そして、特にこの無条件工程歩進命令を含むプログラム
の実行時間はできる限り短いことが好ましく、ただちに
所定の更新への歩進が行なわれなくてはならない。すな
わち、第Ｎ工程においてある被制御機器をＯＮさせ、次
いで第Ｎ＋１工程では無条件工程歩進命令によりＮ＋２
工程への工程歩進だけを行ない、更に第Ｎ十２工程にお
いて前記被制御機器をＯＦＦさせようとする場合等に、
第Ｎ＋１から第Ｎ十２固定への工程歩進が速やかに行な
われないと、その間の期間前記被制御機器が制御不能状
態となり、極めて危険であるからである。

そこで、このような無条件工程歩進命令の実行工程にお
いては、ＣＰＵは他の動作（特に、前記工程歩進停止ス
イッチや初期状態復帰スイッチ等の状態のチェック動作
）を省略し、できる限り速やかに工程歩進動作だけを行
なうように設計されている。

この場合、上記各スイッチは無条件工程歩進命令の実行
中に限りＭ時的に動作不能となるが、上記工程の実行時
間は瞬時に過ぎないものであるから、状態チェック動作
を省略しても実際上支障の生ずることはないと当初は思
われた。

ところが、ここにこの発明者らは上記各スイッチに対す
る状態チェック動作を省略すると次のような場合におい
て、マイクロプロセッサが実質的に制御不能になること
を見出した。

すなわち、一般にこの種のプログラマフル・コントロー
ラにはＪＭＰＮ（Ｎ工程へ歩進せよ）ＭＯＰ（この工程
で何もせず次の工程へ歩進せよ）等の無条件工程歩進命
令が使用されるのであるが、例えば上記命令語を用いて
誤って次のようなプログラミングを行なうと、Ｎ（工程
） ＮＯＰ Ｎ＋１（工程） ＪＭＰＮ Ｎ十２（工程）・・・ Ｎ＋３（工程）・・・・・・ ＣＰＵは第Ｎ工程とＮ＋１工程とを半永久的に繰り返す
だけで、Ｎ＋２工程への歩進が行なわれなくなり、この
結果被制御機器はＮ−１工程の制御状態において停止し
てしまうことになる。

そこで、このような状態が生じた場合には、前記工程歩
進停止スイッチや初期状態復帰スイッチ等を用いて、Ｃ
ＰＵ（マイクロプロセッサ）の状態を停止、あるいは初
期状態へ復帰させなけれだならないのであるが、前述の
如くＮＯＰ，ＪＭＰはそれぞれ無条件工程歩進命令であ
るため、その実行中は前記各スイッチの状態チェック動
作は省略されており、この結果前記各スイッチ動作させ
ても、その入力信号はＣＰＵに取込まれることがないた
め、ＣＰＵの動作を制御することができないのである。
《発明の目的》 この発明は、工程歩進型プログラマブル・コントローラ
における以上の如き問題を解決するためになされたもの
で、その目的とするところは、工程歩進停止スイッチや
初期状態復帰スイッチ等のような工程歩進制御スイッチ
を備え、かつ無条件工程歩進命令の実行時には、上記各
スイッチからの入力状態をチェックしないプログラマブ
ル・コントローラにおいて、無条件工程歩進命令の実行
中においても、その工程を初期状態にただちに復帰させ
ることを可能ならしめることにある。

《発明の構成と効果》この発明は上記の目的を達成する
ためにユーザ命令をマイクロプロセッサにより解読実行
するィンタプリタ方式の工程歩進型プログラマブル・コ
ントローラであって：前記プログラマブル・コントロー
ラのケースには、以下ａ〜ｃを備えた表面パネルが設け
られ：ａ プログラム命令、数値キーｂ 命令または工
程内容を表示するための表示器ｃ プログラムの進行を
制御するためのコントロールキー前記各ユーザ命令に対
応するインタプリタプログラムには、ＡＮＤ処理の如く
条件成立を待つ間において周辺インターフェイスを駆動
するものと、ＮＯＰ処理の如く周辺インターフェイスを
駆動しないものとが含まれ：前記少なくとも２つのコン
トロールキーの同時操作に応答して、前記マイクロプロ
セッサに強制的にリセットをかけるリセット回路が設け
られていることを特徴とするものである。

このような構成によれば、次のような効果がある。

ｔｌ’ 従来工程歩造型プログラマブル・コントローラ
においては、無条件工程歩進命令の実行時には、内部入
力用スイッチに対するスキャンが行なえないため第Ｎ工
程ＮＯＰ、第Ｎ＋１工程ＪＭＰＮ等のようなプログラミ
ングミスを犯すと、ＣＰＵの制御が利かなくなるという
問題があったが、この発明によれば、如何なる時点にお
いてもＣＰＵを初期状態にリセットすることができ、上
記プログラミングミスの場合にも、ＣＰＵが制御不能と
なることを防止することができる。

■ ＣＰＵに強制リセツトをかけるに当って、少なくと
も２つ以上のスイッチを同時に動作させるという構成を
採用したことにより、正常運転時に誤ってリセツト信号
を発生することを可及的防止することができる。

‘３１ 強制リセット信号を発生させることに際して、
既設のスイッチを利用しているため、装置の複雑化およ
びコストアップが避けられる。

■ 更に、ＣＰＵに強制リセットをかけるに当って、少
なくとも２つ以上のスイッチを同時に動作させるととも
に、これらのスイッチを表面パネル上において相隣接し
ない関係に選択することにより、誤ってリセット出力が
発せられる藤れをより効果的に防止することができる。
《実施例の設明》 以下に、この発明の好適な実施例を図面に基づいて詳細
に説明する。

第１図はこの発明に係るプログラマブル・コントロ−ラ
の外観を示し、第２図はその電気的な構成の概略を示す
ブロック図である。

第１図の装置本体１内には、第２図に示すようにＣＰＵ
（マイクロプロセッサ）２と、後述のように設定された
プログラムを記憶するメモリ３と、外部入力用インター
フェイス回路４と、出力用インターフェイス５と、内部
入力用インターフェイス回路６とが内蔵されている。

外部入力用インターフェイス回路４には、例えば１６点
の入力端子ＩＮ，〜ｍ，６が備えられ、これに制御対象
機器に係わるリミットスイッチや光電スイッチ等の出力
接点７が多系統接続される。

出力インターフェイス回路５には出力リレーＸ，〜Ｘ，
６を介してＯＮ，ＯＦＦする例えば１６点の出力端子Ｏ
ＵＴ，〜ＯＵＴ，６が備えられ、これらには制御対象機
器に係わるリレー等のの出力機器（図示せず）が多系統
接続される。また、内部入力用インターフェイス回路（
周辺インターフェイス）６には、プログラム書き込み時
に使用されるプログラムコンソールスィッチ（ＰＲＯＣ
ＯＮ）Ｓ，、自動手動切替スイッチ０（ＡＵＴＯ／ＭＡ
ＮＵ）Ｓ２、出力禁止・初期状態切替スイツチ（ＯＵＴ
ＩＮＨ／ＲＥＳＥＴ）Ｓ３、スタート・ストップスイッ
チ（ＳＴＡＲＴ／ＳＴＯＰ）Ｓ４、工程歩進停止スイッ
チ（ＳＴＯＰ）Ｓ５等のコントロールキーが接続されて
いる。

各スイッチＳ，〜Ｓ５（コントロールキー）は、第１に
示す如く、装置本体１の正面パネル部分に配設されるほ
か、このパネル面にはプログラム書き込み時やモニタ時
に使用するキーボード８を含む操作部９が設けられてい
る。

また、以上のほか、上記パネル上には、プログラム書込
み操作時やモニタ操作時およびプログラム実行時におい
て１工程（ステップ）分のプログラムの内容を表示する
ために、工程番号表示器１０、命令表示器１１および出
力表示器１２が設けられ、更に、命令表示器１１の表示
シンボルあるいは上記キーボードのシンボルの現す意味
内容（制御内容）を略記した命令コード対象表１３が設
けられている。

このプログラマフル・コントローラのＣＰＵ２には、第
２図に示すように、Ｔ，〜Ｔ７よりなる７種のスキャニ
ング信号が設定されており、これら各信号によって所定
の動作がＣＰＵ２で行なわれるように構成されている。

すなわち、Ｔ，信号が出力されると、キーボード８の入
力状態にチェックおよび工程番号表示器１０のセグメン
ト表示１を駆動する動作が行なわれ、Ｔ２信号が出力さ
れると、内部入力用インターフェイス回路６の入力状態
チェックおよび工程番号表示器１０のセグメント表示２
を駆動する動作が行なわれる。また、Ｔ３信号が出力さ
れると、外部入力用インターフェイス回路４の入力状態
チェックおよび命令表示器１１のＯＰ欄に対応するセグ
メント表示３を駆動する動作が行なわれる。

Ｔ４および公信号が出力されると、それぞれ命令表示器
１１のＤＡＴＡ−１欄に対応するセグメント表示４，５
を駆動する動作が行なわれる。

更に、Ｔ６およびＴ７が出力されると、それぞれ命令表
示器１ １のＤＡＴＡ−２欄に対応するセグメント表示
６，７を駆動する動作が行なわれる。そして、特にＴ２
信号が出力されると、内部入力用インターフェイス回路
６を介して内部入力用各種スイッチＳ，〜Ｓ５の動作状
態が入力データバスＤ４へと読出され、ＣＰＵ内に取込
まれて実行されることになる。例えば、工程歩進停止ス
ィツチミが○Ｎしている状態において、前記スキャニン
グ信号Ｔ２が出力されると、実行中の工程において歩進
停止が行なわれ、また、初期状態復帰スイッチＳ３が○
Ｎしている状態において、スキャン信号Ｔ２が出力され
れば「実行中の工程は初期状態に復帰するわけである。

第３図はこの内部入力用インターフェイス回路６とＣＰ
Ｕ２との関係を更に具体的に示すとともに、この発明の
要部を示す回路図である。

図示の如く、内部入力用インターフェイス回路６は、前
記各内部入力用スイッチＳ，〜Ｓ５（コントロールキー
）の出力をそぜぞれ反転するためのィンバータ１，〜１
７と、これらのインバータ１，〜１７の出力をそれぞれ
一方の入力端子に入力され、かつ、他方の入力端子はＣ
ＰＵ２のＴ２信号用入力端子へと接続された７個のＮＡ
ＮＤゲートＮ，〜Ｎ５からなり、各ＮＡＮＤゲートＮ，
〜Ｎ７は、Ｔ２信号“Ｈ”に応答して開き、これにより
スイッチＳ，〜Ｓ５の出力は入力データバスＢ４を介し
てＣＰＵ２内に取込まれることになる。

従って、前述の如く無条件工程歩進命令の実行時のよう
に、Ｌ信号が出力されないと、ＮＡＮＤゲートＮ，〜Ｎ
５が閉じたままの状態になり、工程歩進停止スイッチＳ
３や初期状態復帰スイッチが働かないわけである。

そこで、この発明では、上記問題を次のように解決する
。

すなわち、一般にＣＰＵ２には電源投入時にＣＰＵ２を
初期状態に復帰させるために強制リセット端子１４が設
けられており、この強制リセット端子１４へ所定の信号
を入力してやれば、ＣＰＵ２からのＴ２信号の有無にか
かわらず。何時如何なるおいてもＣＰＵ２の状態を初期
状態に復帰させることができる。しかるに、この強制リ
セット端子へ送るべき信号を作るために、工程歩進停止
スイッチＳ３や初期状態復帰スイッチＳ５の他に、新た
に別のスイッチを追加することは装置をいたずらに複雑
化することになるとともに、操作ミスを招く虜れがある
。

そこで、この発明ではこのプログラマフル・コントロー
ラに備えられた任意の少なくとも２つ以上のスィチ（図
示例では、工程歩進停止スイッチＳ３と初期状態復帰ス
イッチＳ５）論理積出力を得るための論理積回路（図で
はＡＮＤゲートＡ）を設け、この論理横回路の出力を前
記強制リセット端子１４へ入力し、少なくとも２つ以上
のスイッチを同時に動作させない限り、強制リセット端
子Ｉ４への信号が発生しないように構成した。すなわち
、図示例を詳細に説明すると、Ａはインバータ１３とち
の論理積を得るＡＮＤゲートであり、このＡＮＤゲート
Ａの出力はオアゲートＯＲの一方の入力端子へと入力さ
れる。

また、このオアゲートＯＲの他方の入力端子は電源Ｖｃ
ｃの立ち上りでパルスを出力するモノマルチバィブレー
タ１５の出力側に接続されており、更にＯＲゲートＯＲ
の出力端子は前記強制リセット端子１４へと接続されて
いる。

従って、電源Ｖｃｃを投入するか、あるいは工程歩進停
止スイッチ（ＳＴＯＰ）Ｓ３初期状態復帰スイッチ（Ｒ
ＥＳＥＴ）とを同時に押圧するかすると、ＯＲゲートＯ
Ｒの入力は、少なくとも何れか一方が“１”となつゲー
トが開き、強制リセット端子１４へ“１”信号が送られ
、ＣＰＵ２は強制的にリセットされることになる。

また、特にこの実施例では謀操作防止のために２つのス
イッチを同時に押圧させるという構成を採用したことに
加え、これらのスイッチＳ３とＳ５とは第１図に示す如
く相隣接する関係にないため、故意に押圧しない限り、
これらのスイッチＳ３とミとが同時に動作する可能性は
極めて少ない。

従って、この実施例によれば、スイッチの謀操作によっ
て実行中の工程が初期状態ヘリセットされることも確実
に防止することができるものである。

【図面の簡単な説明】

第１図はこの発明に係るプログラマフル・コントローラ
の概略外観図、第２図はその電気的構成の概略ブロック
図、第３図は内部入力用インターフェイス回路とＣＰＵ
との関係を更に具体的に示すとともに、この発明の要部
を示す回路図である。 夕 ２．．・．・・ＣＰＵ、８・…・・キーボード、
１ ０・・・・・・工程番号表示器、１１・・・・・・
命令表示器、１２・・・・・・出力表示器、１４・・・
・・・強制リセット端子、Ｓ３，Ｓ５・・・・・・少な
くとも２つ以上のスイッチ、Ａ・・・・・・論理積回路
。 第１図 図 Ｎ 船 第３図

Claims (1)

1. 【特許請求の範囲】 １ ユーザ命令をマイクロプロセツサにより解読実行す
   るインタプリタ方式の工程歩進型プログラマブル・コン
   トローラであって： 前記プログラマブル・コントロー
   ラのケースには、以下ａ〜ｃを備えた表面パネルが設け
   られ：ａ プログラム命令、数値キーｂ 命令または工
   程内容を表示するための表示器ｃ プログラムの進行を
   制御するための複数のコントロールキー 前記各ユーザ
   命令に対応するインタプリタプログラムには、ＡＮＤ処
   理の如く条件成立を持つ間において周辺インターフエイ
   スを駆動しないものと、ＮＯＰ処理の如く周辺インター
   フエイスを駆動しないものとが含まれ： 前記少なくと
   も２つのコントロールキーの同時操作に応答して、前記
   マイクロプロセツサに強制的にリセツトをかけるリセツ
   ト回路が設けられていることを特徴とするプログラマブ
   ル・コントローラ。 ２ 前記少なくとも２つのコントロールキーは、前記表
   面パネル上において、相隣接する関係にないことを特徴
   とする特許請求の範囲第１項に記載のプログラマブル・
   コントローラ。