JPS6030217A - 半導体回路 - Google Patents
半導体回路Info
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- JPS6030217A JPS6030217A JP58138303A JP13830383A JPS6030217A JP S6030217 A JPS6030217 A JP S6030217A JP 58138303 A JP58138303 A JP 58138303A JP 13830383 A JP13830383 A JP 13830383A JP S6030217 A JPS6030217 A JP S6030217A
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- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳトランジスタで構成された半導体回路に
係わり、特にインパーク回路に関する。
係わり、特にインパーク回路に関する。
第１シ１け従来のＥ／］す（エンハ：／スメント／エン
ハンスメント）型のインパーク回路である。
ハンスメント）型のインパーク回路である。
入力ＶＩＮが電源電圧Ｖｏｏのとき、出力ｖ ｏ ｕ
’ｒ は接地Ｖｓ ｓレベルに近い１１位とな９、人力
ＶＩＮがＶｓｓ ｖベルのとき、出力ＶｏｕＴｉ、ｊ
” Ｖｏｏ −ＶＴ ”（ＶＴはＭＯＳトランジスタの
しきい値霜、圧）となる。このインバータでは駆動ＭＯ
ＳトランジスタＱＤは３極管動作をする一方、負荷ＭＯ
ＳトランジスタＱＬは常に５極管動作をするため、出力
ＶＯＵＴ の昇圧速度が遅くがっ昇圧笛７位はしきい値
電圧分だけ低くなる。つまり、’ Ｖｏｏ−ＶＴ”とな
る。
’ｒ は接地Ｖｓ ｓレベルに近い１１位とな９、人力
ＶＩＮがＶｓｓ ｖベルのとき、出力ＶｏｕＴｉ、ｊ
” Ｖｏｏ −ＶＴ ”（ＶＴはＭＯＳトランジスタの
しきい値霜、圧）となる。このインバータでは駆動ＭＯ
ＳトランジスタＱＤは３極管動作をする一方、負荷ＭＯ
ＳトランジスタＱＬは常に５極管動作をするため、出力
ＶＯＵＴ の昇圧速度が遅くがっ昇圧笛７位はしきい値
電圧分だけ低くなる。つまり、’ Ｖｏｏ−ＶＴ”とな
る。
そこで上記欠点ｆ：なくしたインバータとして第２図の
ものがある。このインバータは、第１図の回路にコンチ
ンＩＣ及びトランジスタＱＯを付加した言わゆるブート
ストラックインバータである。このインバータでは入力
ＶＩＮの立ち干がりに対して、出力Ｖ ｏｕＴ の昇圧
とともに負ｌｆ Ｍ ＯＳ トランジスタＱＩ、のゲー
ト電位も、コンデンサＣを介して昇圧され、最終的には
” Ｖｏｏ ＋ＶＴ” より大きな霜７位となるため、
出力ＶＯＩＪＴ は箱汀Ｖｏｏ霜、位にまで昇圧され、
しかもその立ち土かり変化は第１図のものより大きい。
ものがある。このインバータは、第１図の回路にコンチ
ンＩＣ及びトランジスタＱＯを付加した言わゆるブート
ストラックインバータである。このインバータでは入力
ＶＩＮの立ち干がりに対して、出力Ｖ ｏｕＴ の昇圧
とともに負ｌｆ Ｍ ＯＳ トランジスタＱＩ、のゲー
ト電位も、コンデンサＣを介して昇圧され、最終的には
” Ｖｏｏ ＋ＶＴ” より大きな霜７位となるため、
出力ＶＯＩＪＴ は箱汀Ｖｏｏ霜、位にまで昇圧され、
しかもその立ち土かり変化は第１図のものより大きい。
換言すれば、昇圧速度が犬きくなる。
しかしながら第２図の回路においても、入力ＶＩＮの立
ち士かり速度がゆっくりしていると、出力ＶＯＵＴ も
ゆっくりとしか立ち上からない。
ち士かり速度がゆっくりしていると、出力ＶＯＵＴ も
ゆっくりとしか立ち上からない。
即ち出力は入力の変化に追従するため、入力の立ち下が
り速度が遅い場合は出力の立ち上かり速［Ｗも遅くなる
。これを防ぐため、トランジスタＱＬのコンダクタンス
をトランジスタＱＤのそれより大きくすれば、出力Ｖ
ＯＵＴ の立ち上がり速度は改善される。しかし、そう
すると入力ＶＩＮが高レベルのときの出力ＶＯＵＴ ｉ
ｊ Ｖｓｓに充分近い値ではなく、それより大きい値と
なｐ、低レベルを出しにくいという問題を生ずる。その
ためトランジスタＱＬのコンダクタンスを太きぐするに
も限度があり、結局第２図のインバータでは立ち上がり
速度を太きぐすることは困難である。
り速度が遅い場合は出力の立ち上かり速［Ｗも遅くなる
。これを防ぐため、トランジスタＱＬのコンダクタンス
をトランジスタＱＤのそれより大きくすれば、出力Ｖ
ＯＵＴ の立ち上がり速度は改善される。しかし、そう
すると入力ＶＩＮが高レベルのときの出力ＶＯＵＴ ｉ
ｊ Ｖｓｓに充分近い値ではなく、それより大きい値と
なｐ、低レベルを出しにくいという問題を生ずる。その
ためトランジスタＱＬのコンダクタンスを太きぐするに
も限度があり、結局第２図のインバータでは立ち上がり
速度を太きぐすることは困難である。
本発明は上記実情に鑑みてなされたもので、インバータ
出力信号を受けてインパークの駆動トランジスタのゲー
ト電位を強制的に壬け、これによシインバータの駆動ト
ランジスタのコンダクタンスを下げ、レシオ動作を避け
ることによシ高速動作が可能なインバータを構成する半
導体（ロ）路を提供しようとするものである。
出力信号を受けてインパークの駆動トランジスタのゲー
ト電位を強制的に壬け、これによシインバータの駆動ト
ランジスタのコンダクタンスを下げ、レシオ動作を避け
ることによシ高速動作が可能なインバータを構成する半
導体（ロ）路を提供しようとするものである。
第２図の回路で、入力ＶＩＮの立ち壬がシ動作がゆつく
りしているとき立ち上が９動作が遅いツバ、ソのような
動作時にはトランジスタＱＤとＱ ｒ、が共にオンして
、このインバータがレシオ中１ノ作しているからである
。そこで入力ＶＩＮが成る電位（例えばＶｏ）よシ低く
なった際、入力ＶＩＮを強制的に箱“澱ＶＳ８側に降圧
させるようにすればレシオ期間が少くなり、高速に出力
Ｖ ＯＵＴ は立ち十がる。第３図はこの様子を示して
いる。即ち曲ｈ ＺはＡＲ１図のインバータ入出力根性
を示し、第１図のトランジスタＱ Ｌの５極管ω）作の
ため、入力ＶＩＮの減少に対する出力Ｖ ＯＵＴ のハ
ｒ１大の傾きは小さい。曲線ｍは第２図のインバータ人
出力特性を示しているか、その動作は、汗、２図のトラ
ンジスタＱＬが３極管動作をするため、入力ＶＩＮの職
安に対する出力Ｖ ｏ １１ Ｔ のｊ’ｘ’ｊ犬の傾
斜は大きくなっている。そして本発明による回路では、
トランジスタＱＬとＱ Ｄがレシオ動作して出力ｖＯＵ
Ｔ かＵち上がるＪｌｌ１間が少くなるため、出力ＶＯ
ＵＴ の立ち上がシ傾斜は第３図の曲線ｎに示すように
、第２図の回路よりはるかに大きくなるものである。
りしているとき立ち上が９動作が遅いツバ、ソのような
動作時にはトランジスタＱＤとＱ ｒ、が共にオンして
、このインバータがレシオ中１ノ作しているからである
。そこで入力ＶＩＮが成る電位（例えばＶｏ）よシ低く
なった際、入力ＶＩＮを強制的に箱“澱ＶＳ８側に降圧
させるようにすればレシオ期間が少くなり、高速に出力
Ｖ ＯＵＴ は立ち十がる。第３図はこの様子を示して
いる。即ち曲ｈ ＺはＡＲ１図のインバータ入出力根性
を示し、第１図のトランジスタＱ Ｌの５極管ω）作の
ため、入力ＶＩＮの減少に対する出力Ｖ ＯＵＴ のハ
ｒ１大の傾きは小さい。曲線ｍは第２図のインバータ人
出力特性を示しているか、その動作は、汗、２図のトラ
ンジスタＱＬが３極管動作をするため、入力ＶＩＮの職
安に対する出力Ｖ ｏ １１ Ｔ のｊ’ｘ’ｊ犬の傾
斜は大きくなっている。そして本発明による回路では、
トランジスタＱＬとＱ Ｄがレシオ動作して出力ｖＯＵ
Ｔ かＵち上がるＪｌｌ１間が少くなるため、出力ＶＯ
ＵＴ の立ち上がシ傾斜は第３図の曲線ｎに示すように
、第２図の回路よりはるかに大きくなるものである。
以下図面を参照して本祈明の一実施例を説明する。第４
図は同実施例を示す回路図であるが、これは第１図、第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を用いる。第４図に示きれる如くノードＮ
、と電源Ｖｃｃとの間には負荷ＭＯＳトランジスタＱＬ
が接続され、そのゲートはノードペ、に接続され、この
ノードＮ、と電ｔＪＧ！ＶｏＯとの間にはトランジスタ
ＱＯが接続され、そのゲートは電源Ｖｃｃに接続されて
いる。ノードＮ、とＮ、との間にはコンデンヴＣか接ね
・、され、ノードＮ１ と電源Ｖｓｓ （接地）との間
には、ノートＮ３がゲートに接続された駆動ＭＯ８）ラ
ンシスタＣ１ｎが接続され、ノードＮ３と電源Ｖｓｓと
の間には、ゲートがノードＮ、に接続されたトランジス
タＱｏが接続されている。ノードＮ、と重分Ｖｃｃとの
間には、信号φ１がゲートに供給されたトランジスタＱ
＋ が接続され、ノードＮ、と電源ＶＳＳとの間には、
信号φ２がゲートに供給されたトランジスタＱ２が接続
されている。ノードＮ、にに第１図と８１−２図に示さ
れるのと同様に人力信号ＶＩＮかえられるが本発明の実
かｊ１例でＣユその（ａ号ＶｒｈけトランジスタＱ１
とＱ、により発生される回路＋７’ｊ成となっている。
図は同実施例を示す回路図であるが、これは第１図、第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を用いる。第４図に示きれる如くノードＮ
、と電源Ｖｃｃとの間には負荷ＭＯＳトランジスタＱＬ
が接続され、そのゲートはノードペ、に接続され、この
ノードＮ、と電ｔＪＧ！ＶｏＯとの間にはトランジスタ
ＱＯが接続され、そのゲートは電源Ｖｃｃに接続されて
いる。ノードＮ、とＮ、との間にはコンデンヴＣか接ね
・、され、ノードＮ１ と電源Ｖｓｓ （接地）との間
には、ノートＮ３がゲートに接続された駆動ＭＯ８）ラ
ンシスタＣ１ｎが接続され、ノードＮ３と電源Ｖｓｓと
の間には、ゲートがノードＮ、に接続されたトランジス
タＱｏが接続されている。ノードＮ、と重分Ｖｃｃとの
間には、信号φ１がゲートに供給されたトランジスタＱ
＋ が接続され、ノードＮ、と電源ＶＳＳとの間には、
信号φ２がゲートに供給されたトランジスタＱ２が接続
されている。ノードＮ、にに第１図と８１−２図に示さ
れるのと同様に人力信号ＶＩＮかえられるが本発明の実
かｊ１例でＣユその（ａ号ＶｒｈけトランジスタＱ１
とＱ、により発生される回路＋７’ｊ成となっている。
第５図は＃Ｔ） ４図の動作を示すタイムチャートて゛
ある。、即ち信号φ、−Ｖｃｃ、φ、＝Ｖｓｓで一担″
Ｖｃｃ −ＶＴ” に昇圧された人力ＶＩＮが降下され
る過程を示ｊ〜ている。入力ＶＩＮか昇圧されていると
き、インパーク出力ＶＯＵＴ はトランジスタＱＬとＱ
ｎのレジオ４１９作により決っている。
ある。、即ち信号φ、−Ｖｃｃ、φ、＝Ｖｓｓで一担″
Ｖｃｃ −ＶＴ” に昇圧された人力ＶＩＮが降下され
る過程を示ｊ〜ている。入力ＶＩＮか昇圧されていると
き、インパーク出力ＶＯＵＴ はトランジスタＱＬとＱ
ｎのレジオ４１９作により決っている。
信号φ、が昇圧され、入力″ＶＩＮか降圧されるにした
がってトランジスタＱＤのコンダクタンスか士かり、ト
ランジスタＱ１・とＱ ｎのレシオ動作では［・ランシ
スクＱＬの昇圧制作が人きくなっていき、出力Ｖ ０Ｌ
ＩＴ が大＠ ＜ ７．ｃる。この−位はトランジスタ
（２，０のゲートに加えられ、出力ＶＯＵＴ がしきい
値電圧以上となるとトランジスタＱＯかオンし７、人力
Ｖ１＋＋はトランジスタＱ。
がってトランジスタＱＤのコンダクタンスか士かり、ト
ランジスタＱ１・とＱ ｎのレシオ動作では［・ランシ
スクＱＬの昇圧制作が人きくなっていき、出力Ｖ ０Ｌ
ＩＴ が大＠ ＜ ７．ｃる。この−位はトランジスタ
（２，０のゲートに加えられ、出力ＶＯＵＴ がしきい
値電圧以上となるとトランジスタＱＯかオンし７、人力
Ｖ１＋＋はトランジスタＱ。
に加えてＱｏによっても降下され、第５図に示すように
人力ＶＩＮ ｉ）急激に降下し、トランジスタＱＤのコ
ンダクタンスは急激に零に近くなっていくため、トラン
ジスタＱＬと（よりのレジオル１間は短くなり、出力ｙ
ｏｕ’ｒ は急激に昇圧きれていく。本発明ではレシオ
期間が短くなって昇圧動作が速くなる／こめ、駆動トラ
ンジスタＱＤのコンタクタンスを太きくＬ−ｃ、ｈいて
も、昇圧動作は余り遅くならない。−カトシンンスタＱ
Ｄのコンダクタンスか太さいと、人力ｖＩＮが立ち上が
る場合トランジスタＱＬとＱ１＋のレシオで立ち士がる
出力ＶＯＵＴ は急激に降下される。
人力ＶＩＮ ｉ）急激に降下し、トランジスタＱＤのコ
ンダクタンスは急激に零に近くなっていくため、トラン
ジスタＱＬと（よりのレジオル１間は短くなり、出力ｙ
ｏｕ’ｒ は急激に昇圧きれていく。本発明ではレシオ
期間が短くなって昇圧動作が速くなる／こめ、駆動トラ
ンジスタＱＤのコンタクタンスを太きくＬ−ｃ、ｈいて
も、昇圧動作は余り遅くならない。−カトシンンスタＱ
Ｄのコンダクタンスか太さいと、人力ｖＩＮが立ち上が
る場合トランジスタＱＬとＱ１＋のレシオで立ち士がる
出力ＶＯＵＴ は急激に降下される。
云い換えると本発明の回路では、第２図の従来回路に比
べてトランジスタＱｎを犬キ＜スルことにより、立ち）
かりも立ち土かりも高速に動作するインバータが可能と
なるものである。
べてトランジスタＱｎを犬キ＜スルことにより、立ち）
かりも立ち土かりも高速に動作するインバータが可能と
なるものである。
−力、第４図の回路では、入力Ｖｘｈｆ：Ｓ１．ち上げ
て出力ＶＯＬＩＴ を立ち士げる場合、トランジスタＱ
ｏがオンしているため信号φ、＝ｖｃｃとしても、入力
ＶＩＮの立ち土か９速１．！ｌｉｄ士げにくい。
て出力ＶＯＬＩＴ を立ち士げる場合、トランジスタＱ
ｏがオンしているため信号φ、＝ｖｃｃとしても、入力
ＶＩＮの立ち土か９速１．！ｌｉｄ士げにくい。
そこで入力Ｖｒｒｉ ｆ立ち上げるときは、ＶＩＮから
Ｖｓｓへの電流経路が切れるようにするとよい。
Ｖｓｓへの電流経路が切れるようにするとよい。
第６図と第７図はその例を示す。トランジスタＱＯに直
列のトランジスタＱｐのゲート人力φ、＝φ１ とする
と、φ、＝Ｖｃｃとして入力ＶＩＮを立ち」二（デると
きは、φ、＝ＶｓｓでトランジスタＱｐがオフのため入
力ＶＩＮは簡単に昇圧される。一方φ、＝Ｖｓｓとした
のち人力ＶＩＮを干けるときは、φ、＝Ｖｃｃでトラン
ジスタＱｐはオンのため、上述のように高速に人力ＶＩ
Ｎを降下さぜることか可能である。
列のトランジスタＱｐのゲート人力φ、＝φ１ とする
と、φ、＝Ｖｃｃとして入力ＶＩＮを立ち」二（デると
きは、φ、＝ＶｓｓでトランジスタＱｐがオフのため入
力ＶＩＮは簡単に昇圧される。一方φ、＝Ｖｓｓとした
のち人力ＶＩＮを干けるときは、φ、＝Ｖｃｃでトラン
ジスタＱｐはオンのため、上述のように高速に人力ＶＩ
Ｎを降下さぜることか可能である。
第８図は入力ＶＩＮ’を高速に立ち上げる他の回路例で
ある。信号φ、を立ち上げるときと同時或いはそれよシ
少し前に信号φ、をＶｃｃとしてトランジスタＱＬのゲ
ート電位をＶｓｓ Ｋ ） Ｉｆ ルとトランジスタＱ
Ｌはオフし、トランジスタＱ、全通して入力ＶＩＮ ｆ
しきい値１ｂ、圧ＶＴ以上に十げるとトランジスタＱＤ
はオンし、出力ＶＯＵＴ はただちにＶｓｓとなってト
ランジスタＱｏはオフとなシ、イＭ号φ、の立ち上が９
時のトランジスタＱ、とＱＯのレシオ動作はほとんどな
くなり、入力ＶＩＮは急速に昇圧されていく。
ある。信号φ、を立ち上げるときと同時或いはそれよシ
少し前に信号φ、をＶｃｃとしてトランジスタＱＬのゲ
ート電位をＶｓｓ Ｋ ） Ｉｆ ルとトランジスタＱ
Ｌはオフし、トランジスタＱ、全通して入力ＶＩＮ ｆ
しきい値１ｂ、圧ＶＴ以上に十げるとトランジスタＱＤ
はオンし、出力ＶＯＵＴ はただちにＶｓｓとなってト
ランジスタＱｏはオフとなシ、イＭ号φ、の立ち上が９
時のトランジスタＱ、とＱＯのレシオ動作はほとんどな
くなり、入力ＶＩＮは急速に昇圧されていく。
一方人力ＶＩＮを降土させて出力ＶＯＬＩＴ を昇圧す
るときは、信号φ、＝ＶｓｓとしてトランジスタＱＲを
オフ状態とする。
るときは、信号φ、＝ＶｓｓとしてトランジスタＱＲを
オフ状態とする。
第９図は第８図の変形例で、トランジスタＱＬのゲート
電位をＶｓｓにするのに、トランジスタＱｃを介して外
部信号φ、をＶｓｓにして行なうものである。−力出力
ＶｏｕＴ を昇圧するときは、信号φ、をＶＣＣとして
正常なブートストラップ動作をさせるものである。
電位をＶｓｓにするのに、トランジスタＱｃを介して外
部信号φ、をＶｓｓにして行なうものである。−力出力
ＶｏｕＴ を昇圧するときは、信号φ、をＶＣＣとして
正常なブートストラップ動作をさせるものである。
以上の実施例において駆動トランジスタＱＤは１個であ
る必要はなく、例えば他の信号を人力とする直列回路と
して論理動作させてもよい。
る必要はなく、例えば他の信号を人力とする直列回路と
して論理動作させてもよい。
第１０図ないし第１２図はその火施例で、トランジスタ
ＱＤを直列のトランジスタＱｎ、 ｌ Ｑｎ。
ＱＤを直列のトランジスタＱｎ、 ｌ Ｑｎ。
とし、論理入力をそれぞれＶＩＮ、 、 Ｖ ＩＮ、と
している。第１Ｏ図は第６図の回路に実施したもの、第
１１図は第８図の回路に実施したもの、第１２図は第９
図の回路に実施しノこものである。
している。第１Ｏ図は第６図の回路に実施したもの、第
１１図は第８図の回路に実施したもの、第１２図は第９
図の回路に実施しノこものである。
第１３図ないし第１５図はそれぞれ第１′０図ないし第
】２図の蚊形例で、トランジスタＱ、Ｄ。
】２図の蚊形例で、トランジスタＱ、Ｄ。
とＱＤ、の自列位ｕ′４゛関係を逆にしたものである。
トランジスタＱ’−＋Ｑｃ＋Ｑｐ とコンチン″！７Ｃ
によるブートストラップ動作の変形例を第１６図に、そ
の出力Ｖｏｕｒ の立ち上が９動作を示すタイεフグ波
形図を第１７図に、そしてこの回路を利用したダイナミ
ッククロック回路の例を第１８図に示す。この回路は第
１６図の入力側にトランジスタＱ、、Ｑ、が設けられ、
出力側にトランジスタＱ＋、’＋Ｑｎ’ が設けられて
いる。
によるブートストラップ動作の変形例を第１６図に、そ
の出力Ｖｏｕｒ の立ち上が９動作を示すタイεフグ波
形図を第１７図に、そしてこの回路を利用したダイナミ
ッククロック回路の例を第１８図に示す。この回路は第
１６図の入力側にトランジスタＱ、、Ｑ、が設けられ、
出力側にトランジスタＱ＋、’＋Ｑｎ’ が設けられて
いる。
上記ダイナミッククロック回路が、本発明の回路部チト
ランジツタＱｏによる入力ＶＩＮの急速立ち士げにより
高速化されるのは第２０図に示されている。即ち第１９
図は上記トランジスタＱＯのない従来型のダイナεツタ
クロック回路の動作で、第２０図は上記トランジスタＱ
ｏを用いた場合で、出力φ０υＴ が少し立ち上がると
トランジスタＱｏがオンし、入力ＶＩＮが急速に立ち上
がり、ブートストラップ動作が高速化され、出力φ０Ｉ
ＪＴ が急速に立ち十がるものである。
ランジツタＱｏによる入力ＶＩＮの急速立ち士げにより
高速化されるのは第２０図に示されている。即ち第１９
図は上記トランジスタＱＯのない従来型のダイナεツタ
クロック回路の動作で、第２０図は上記トランジスタＱ
ｏを用いた場合で、出力φ０υＴ が少し立ち上がると
トランジスタＱｏがオンし、入力ＶＩＮが急速に立ち上
がり、ブートストラップ動作が高速化され、出力φ０Ｉ
ＪＴ が急速に立ち十がるものである。
以上説明した如く本発明によれば、ブートストラップ型
インバータの出力を受けてそのインバータの駆動トラン
ジスタのゲートπを位を強制的に士げ、これによりイン
バータの駆動トランジスタのコンダクタンスを下げ、レ
シオ動作を避けるようにしたので、高速動作が可能な半
ｐ、ｐノ。
インバータの出力を受けてそのインバータの駆動トラン
ジスタのゲートπを位を強制的に士げ、これによりイン
バータの駆動トランジスタのコンダクタンスを下げ、レ
シオ動作を避けるようにしたので、高速動作が可能な半
ｐ、ｐノ。
体回路が提供できるものである。
第１図、第２図は従来のインバータ回路図、第３図はイ
ンバータ入出力特性図、鵠４図は本発明の一実施例の回
路図、第５図は同回路の作用を示す信号波形図、第６図
ないし第１６図は本発明の異なる実施例の回路図、第１
７図は第１６図の回路の信号波形図、第１８図は本発明
の異なる実施例の回路図、第１９図、第２０図は同回路
を説明するだめの４＋Ｍ号波形図である。 Ｎ、〜Ｎ、…／−ド、Ｖｃｃ ｌ Ｖｓｓ …ｉｆ、、
ＱＬ 、Ｑｃ 、Ｑｐ ＋ＱＧ＋Ｑ” ＋Ｑｐ ＋Ｑ、
ｐ’ ｒ Ｑ＋ ｒ Ｑ２＋Ｑ ｓ ｒ Ｑ ４°−Ｍ
０８ ） ラ：ｙ’）ツタ、Ｃ・・・コンデンサ。 出願人代理人 弁理士 錦 江 武 彦第１１’：＜Ｉ
第２図 ＶＳＳ 第３図 第４１’１ 第５図 １ｉ６１’ｍ 第７ｒ′？Ｉ 第８ｆ”！ 第 第９ 図
ンバータ入出力特性図、鵠４図は本発明の一実施例の回
路図、第５図は同回路の作用を示す信号波形図、第６図
ないし第１６図は本発明の異なる実施例の回路図、第１
７図は第１６図の回路の信号波形図、第１８図は本発明
の異なる実施例の回路図、第１９図、第２０図は同回路
を説明するだめの４＋Ｍ号波形図である。 Ｎ、〜Ｎ、…／−ド、Ｖｃｃ ｌ Ｖｓｓ …ｉｆ、、
ＱＬ 、Ｑｃ 、Ｑｐ ＋ＱＧ＋Ｑ” ＋Ｑｐ ＋Ｑ、
ｐ’ ｒ Ｑ＋ ｒ Ｑ２＋Ｑ ｓ ｒ Ｑ ４°−Ｍ
０８ ） ラ：ｙ’）ツタ、Ｃ・・・コンデンサ。 出願人代理人 弁理士 錦 江 武 彦第１１’：＜Ｉ
第２図 ＶＳＳ 第３図 第４１’１ 第５図 １ｉ６１’ｍ 第７ｒ′？Ｉ 第８ｆ”！ 第 第９ 図
Claims (1)
- 【特許請求の範囲】 （１） 第１のノードと１０源の一方端との間ＶＣは第
１のＭＯＳトランジスタが接続され、そのゲートは第２
のノードに接続され、第２のノードには第２のＭＯＳ
トランジスタの一端が接続され、前記第１のノードと第
２のノードとの間にはコンデンサが接続され、前記第１
のノードと軍神の他方端との間には、第３のノードかゲ
ートに接続され／ζ第３のＭＯＳトランジスタが少くと
も接続され、０１（記載３０ノードと電源の他方端との
間には、ゲートが前記第１の）−ドに接続された第４の
Ｍ ＯＳ ）ランジスタが少くとも接続されていること
を特徴とする半導体回路。 ｔｚ＋ ｈａＩ記第２のノードと霜、源の他方端との間
には第５のＭ０８ト？ンジスクが接続されていることを
特徴とする特許請求の範囲第１項に記載の半導体回路。 （３） 前記第２のＭＯＳトランジスタの他端とゲート
は共に前記市、源の一方端に接続されていることを特徴
とする特許請求の扼卯第１項または第２項に記載の半導
体回路。 （４＋ 前記第２０）ｈｉｏｓトランゾスタの他端は前
記看（源の一方端に接続され、前記第２のＭＯＳトラン
ジスタのゲートには第６のＭＯ８ト’ｊンジスタを介し
て外部４１号か与えられているととを特徴とする特許請
求の範囲第１項または第２ダ〕に記ｉ・１７．の半導体
回路。 （５）前記第２のＭＯＳ ）ランジスタの他り高には外
部信号が与えられ、ｉｉｌ記第２のＭＯＳトランジスタ
のゲートには、一端とグー１フ５１前記電源の一方端に
接続された第７のＭＯＳトランジスタの他端が接続され
ていることを％徴とする％ ｔ’（’ 請求の範囲第１
項に記載の半導体回路。 ｆ６＋ 前記第２のＭＯＳ トランジスタの他端にｔま
外部信号が与えられ、前記第２のＭＯＳトランジスタの
ゲー）１−ｊ：第８のＭＯＳ ）ランジスタを介して前
記第３のノードに接続されていることを特徴とする特許
請求の範囲第１項まだは第２順に記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138303A JPS6030217A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138303A JPS6030217A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030217A true JPS6030217A (ja) | 1985-02-15 |
Family
ID=15218718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138303A Pending JPS6030217A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053891A (ja) * | 2002-12-25 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及び電子機器 |
-
1983
- 1983-07-28 JP JP58138303A patent/JPS6030217A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053891A (ja) * | 2002-12-25 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及び電子機器 |
| US9190425B2 (en) | 2002-12-25 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9640135B2 (en) | 2002-12-25 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9881582B2 (en) | 2002-12-25 | 2018-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10121448B2 (en) | 2002-12-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10373581B2 (en) | 2002-12-25 | 2019-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10867576B2 (en) | 2002-12-25 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US11217200B2 (en) | 2002-12-25 | 2022-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
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