KR20230090653A - 출력 버퍼 및 출력 버퍼를 포함하는 소스 드라이버 - Google Patents

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Abstract

실시예는 출력 버퍼로서, 입력 신호와 출력 신호의 전압 차이에 따라, 제1 차동 전류 및 제2 차동 전류를 생성하는 입력 회로; 제1 차동 전류 및 제2 차동 전류에 따라 풀 업 전압 및 풀 다운 전압을 생성하는 미러 회로; 및 풀 업 전압 및 풀 다운 전압에 대응하는 출력 신호를 생성하고, 전압 차이가 미리 설정된 기준 전압 이상인 경우, 입력 신호에 따라 출력 신호의 전압을 부스팅(boosting)하는 출력 회로를 포함한다.

Description

출력 버퍼 및 출력 버퍼를 포함하는 소스 드라이버{OUTPUT BUFFER AND SOURCE DRIVER USING THE SAME}
실시예는 출력 버퍼에 관한 것으로서, 보다 상세하게는 표시장치의 구동 회로에 포함되는 출력 버퍼, 및 출력 버퍼를 포함하는 소스 드라이버에 관한 것이다.
일반적으로 디스플레이 장치의 패널(Panel)을 구동하기 위한 집적회로(DDI: Display Driver IC, 디스플레이 구동 집적회로 혹은 디스플레이 구동장치라 함)의 경우 대형화에 따른 부하 커패시턴스(load capacitance)의 증가와 수평 주기(horizontal period)의 감소로 인해 슬루 레이트(slew rate)가 중요한 요소로 대두하고 있다.
또한, DDI(Display Driver IC) 실장 환경 측면에서 보면, 종래에는 소스 IC(Integrated Circuit)가 하나의 액정만을 구동하였으나, 근래에서 소스 IC가 적어도 두 개의 액정을 구동하고 있으므로 빠른 슬루잉 타임(fast slewing time)의 구현이 필요해지고 있다. 또한, 빠른 슬루잉 타임을 구현하면서도, 저 전력(Low power)도 함께 필요함에 따라, 소비전류 증가 없이 높은 슬루 레이트(high slew rate), 빠른 슬루잉 타임, 또는 빠른 세틀링 타임(fast settling time)을 갖는 디스플레이 구동장치를 설계할 필요가 있다.
이때, 높은 슬루 레이트를 구현하기 위해는 기본적으로 소스에 포함되는 증폭기(AMP)의 소비전류를 증가시킴으로써 전체적인 성능을 향상시키는 기술이 존재한다.
하지만, 증폭기의 소비전류가 증가하는 디스플레이 장치는 배터리를 사용하는 휴대용 전자장치 등에 적용시키기 힘든 문제점이 있다.
이에, 소비전류의 증가 없이 높은 슬루 레이트를 가지는 소스 드라이버에 대한 연구가 지속적으로 이루어지고 있다.
하지만, 출력 버퍼는 입력 신호에 의해 출력 신호가 빠르게 변화(Transition)하기 때문에, Slew Boosting 동작 시 보상 커패시터(Compensation Cap)에 의한 커플링(Coupling) 영향으로 단락 전류(Short current)가 발생하는 문제점이 있다.
또한, 종래의 출력 버퍼는 단락 전류가 발생하는 것을 방지하기 위한 추가 회로가 필요하다는 문제점이 있다.
실시예는 상술한 문제점을 극복하기 위한 것으로서, 실시예는 출력 버퍼의 슬루 레이트를 부스팅하기 위함이다.
또한, 실시예는 출력 노드를 직접 드라이빙하여 출력 버퍼의 슬루 레이트를 부스팅하기 위함이다.
또한, 실시예는 추가 제어 회로 없이 출력 버퍼의 슬루 레이트를 부스팅하기 위함이다.
또한, 실시예는 추가적인 제어 회로 없이 슬루 부스팅에서 발생하는 단락 전류를 방지하기 위함이다.
또한, 실시예는 입력 신호와 출력 신호의 차가 적은 경우, 슬루 부스팅에서 발생하는 오버 슈트를 방지하기 위함이다.
실시예가 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 실시예의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시예는 출력 버퍼를 제공한다. 이러한 출력 버퍼는, 입력 신호와 출력 신호의 전압 차이에 따라, 제1 차동 전류 및 제2 차동 전류를 생성하는 입력 회로; 상기 제1 차동 전류 및 상기 제2 차동 전류에 따라 풀 업 전압 및 풀 다운 전압을 생성하는 미러 회로; 및 상기 풀 업 전압 및 상기 풀 다운 전압에 대응하는 상기 출력 신호를 생성하고, 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호의 전압을 부스팅(boosting)하는 출력 회로를 포함한다.
또한, 실시예는 소스 드라이버를 제공한다. 이러한 소스 드라이버의 상기 출력 버퍼는, 입력 신호와 출력 신호의 전압 차이에 따라, 제1 차동 전류 및 제2 차동 전류를 생성하는 입력 회로; 상기 제1 차동 전류 및 상기 제2 차동 전류에 따라 풀 업 전압 및 풀 다운 전압을 생성하는 미러 회로; 및 상기 풀 업 전압 및 상기 풀 다운 전압에 대응하는 상기 출력 신호를 생성하고, 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호의 전압을 부스팅(boosting)하는 출력 회로를 포함한다.
다른 실시예는 출력 버퍼를 제공한다. 이러한 출력 버퍼는, 입력 신호와 출력 신호의 전압 차이에 따라, 출력 신호를 생성하는 출력 버퍼로서, 상기 출력 버퍼는, 상기 입력 신호에 따라 출력 노드의 전압을 부스팅(boosting)하고 상기 부스팅의 속도를 제어하는 출력 회로; 및 상기 전압 차이에 따라 풀 업 노드의 전압 및 풀 다운 노드의 전압을 생성하는 미러 회로를 포함하고, 상기 출력 회로는, 상기 입력 신호가 상기 출력 신호보다 크고 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하고, 상기 입력 신호가 상기 출력 신호보다 작고 상기 전압 차이가 상기 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는 부스팅 회로; 및 상기 전압 차이가 상기 기준 전압보다 작은 경우 상기 부스팅의 속도를 제어하는 방지 회로를 포함한다.
따라서, 실시예에 따른 출력 버퍼 및 소스 드라이버는 출력 신호를 직접 구동함으로써, 슬루 부스팅 할 수 있는 효과가 있다. 또한, 실시예에 따른 출력 버퍼 및 소스 드라이버는 단락 전류를 차단할 수 있다. 또한, 실시예에 따른 출력 버퍼 및 소스 드라이버는 별도의 제어 회로 없이 단락 전류를 차단할 수 있다.
또한, 다른 실시예는 입력 신호와 출력 신호의 전압 차이에 따라, 출력 신호를 생성하는 출력 버퍼를 포함하는 소스 드라이버를 제공한다. 이러한 소스 드라이버의 상기 출력 버퍼는, 상기 입력 신호에 따라 출력 노드의 전압을 부스탕(boosting) 하고 상기 부스팅의 속도를 제어하는 출력 회로; 및 상기 전압 차이에 따라 풀 업 노드의 전압 및 풀 다운 노드의 전압을 생성하는 미러 회로를 포함하고, 상기 출력 회로는, 상기 입력 신호가 상기 출력 신호보다 크고 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하고, 상기 입력 신호가 상기 출력 신호보다 작고 상기 전압 차이가 상기 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는 부스팅 회로; 및 상기 전압 차이가 상기 기준 전압보다 작은 경우 상기 부스팅의 속도를 제어하는 방지 회로를 포함한다.
따라서, 다른 실시예에 따른 출력 버퍼 및 소스 드라이버는 출력 신호를 직접 구동함으로써, 슬루 부스팅 할 수 있는 효과가 있다. 또한, 다른 실시예에 따른 출력 버퍼 및 소스 드라이버는 단락 전류를 차단할 수 있다. 또한, 다른 실시예에 따른 출력 버퍼 및 소스 드라이버는 별도의 제어 회로 없이 단락 전류를 차단할 수 있다.
실시예는 출력 버퍼의 슬루 레이트를 부스팅 할 수 있는 효과가 있다.
또한, 실시예는 출력 노드를 직접 드라이빙하여 출력 버퍼의 슬루 레이트를 부스팅할 수 있는 효과가 있다.
또한, 실시예는 별도의 제어 회로 없이 앰프의 슬루 레이트를 부스팅 할 수 있는 효과가 있다.
또한, 실시예는 추가 제어 회로 없이, 슬루 부스팅에서 발생하는 단락 전류를 방지할 수 있는 효과가 있다.
또한, 실시예는 입력 신호와 출력 신호의 차가 적은 경우, 슬루 부스팅에서 발생하는 오버 슈트를 방지할 수 있는 효과가 있다.
도 1은 실시 예에 따른 출력 버퍼를 포함하는 소스 드라이버의 구성을 나타내는 도면이다.
도 2는 실시예에 따른 출력 버퍼의 구성을 나타내는 블록도 이다.
도 3은 실시예에 따른 출력 버퍼의 회로도이다.
도 4는 다른 실시예에 따른 출력 버퍼의 구성을 나타내는 블록도 이다.
도 5 및 도 6은 다른 실시예에 따른 출력 버퍼의 회로도이다.
도 7은 상승 슬루 상태에서의 신호를 나타내는 그래프이다.
도 8은 하강 슬루 상태에서의 신호를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 도 1을 참조하여 실시예에 따른 소스 드라이버를 설명한다.
도 1은 실시 예에 따른 출력 버퍼를 포함하는 소스 드라이버의 구성을 나타내는 도면이다.
도 1을 참조하면, 소스 드라이버(1)는 디지털 영상 신호(DATA)를 처리하여 아날로그 영상 신호(VI)를 생성할 수 있다. 소스 드라이버(1)는 생성된 영상 신호(VI)를 표시 패널(미도시)에 제공할 수 있다. 소스 드라이버(1)는 디지털 아날로그 컨버터(10) 및 버퍼(100)를 포함한다. 도 2에는 도시하지 않았으나, 소스 드라이버(1)는 타이밍 컨트롤러로부터 제공되는 입력 신호로부터 데이터 신호를 복원하는 복원 회로와, 복원된 데이터 신호를 래치하는 래치 회로 등을 포함할 수 있다.
디지털 아날로그 컨버터(10)는 복수의 디지털 영상 신호(DATA)를 아날로그 영상 신호(예를 들어, 아날로그 영상 전압)(VI)로 변환하여 출력할 수 있다. 아날로그 영상 신호(VI)는 복수의 아날로그 영상 신호(VI1, … VIn)를 포함하고, 복수의 아날로그 영상 신호(VI1, … VIn) 각각은 계조 레벨 전압(gray level voltage)을 나타낼 수 있다.
버퍼(100)는 아날로그 영상 신호(VI)를 증폭하여 출력 신호(VO)를 생성할 수 있다. 버퍼(100)는 복수의 데이터 라인(D1 ~ Dn)에 연결될 수 있다. 버퍼(100)는 복수의 데이터 라인(D1 ~ Dn)에 대응하는 복수의 출력 버퍼(101)를 포함할 수 있다.
출력 버퍼(101)는 복수의 아날로그 영상 신호(VI1, … VIn)를 이용하여 복수의 출력 신호(VO1, … VOn)를 생성할 수 있다. 예를 들어, 복수의 출력 버퍼(101) 각각은 포지티브(positive) 입력 단자 및 네거티브(negative) 입력 단자를 포함한다. 포지티브 입력 단자에는 복수의 아날로그 영상 신호(Vi1, … Vin)중 대응하는 아날로그 영상 신호가 입력되고 네거티브 입력 단자에는 복수의 출력 신호(VO1, … VOn) 중 대응하는 출력 신호가 입력될 수 있다. 복수의 출력 신호(VO1, … VOn)는 소스 구동 신호로서 디스플레이 패널(도시되지 않음)에 공급할 수 있다. 출력 버퍼(101)는 연산 증폭기일 수 있으나 실시예가 이에 한정되는 것은 아니다.
이하, 도 2를 참조하여 실시예에 따른 출력 버퍼를 설명한다.
도 2는 실시예에 따른 출력 버퍼의 구성을 나타내는 블록도 이다.
도 3은 실시예에 따른 출력 버퍼의 회로도이다.
도 2 및 도 3을 참고하면, 실시예에 따른 출력 버퍼(101)는 입력 회로(110), 미러 회로(120), 바이어스 회로(130), 커패시터 회로(140), 및 출력 회로(150)를 포함한다.
입력 회로(110)는 입력 스테이지(input stage)라고 하며 폴디드 캐스코드(folded cascode) 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier; OTA)일 수 있다. 입력 회로(110)는 출력 회로(150)의 전류를 제어한다. 입력 회로(110)는, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차에 따라, 제1 차동 전류들 및 제2 차동 전류들을 생성한다. 입력 회로(110)는 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이를 출력 노드(NO)의 신호(VO1)를 결정하기 위한 제1 차동 전류들 및 제2 차동 전류들로 변환한다. 입력 회로는 트랜지스터(M1), 트랜지스터(M2), 제1 차동 증폭기(111)와 제2 차동 증폭기(112)를 포함한다.
트랜지스터(M1)는 제1 구동 전압(VDD)과 제1 차동 증폭기(111) 사이에 연결되어 있다. 즉, 트랜지스터(M1)는 제1 구동 전압(VDD)에 연결된 소스, 노드(N1)에 연결된 드레인, 및 제1 바이어스 전압(VB1)에 연결된 게이트를 포함한다. 트랜지스터(M1)는 전류원으로서 동작할 수 있다. 트랜지스터(M1)는 제1 바이어스 전압(VB1)에 따라하여 제1 차동 증폭기(111)로 공급되는 바이어스 전류의 양을 제어할 수 있다. 트랜지스터(M1)는 pMOS FET일 수 있다.
트랜지스터(M2)는 제2 구동 전압(VSS)과 제2 차동 증폭기(112) 사이에 연결되어 있다. 측, 트랜지스터(M2)는 노드(N2)에 연결된 드레인, 제2 구동 전압(VSS)에 연결된 소스, 및 제2 바이어스 전압(VB2)에 연결된 게이트를 포함한다. 트랜지스터(M2)는 전류원으로서 동작할 수 있다. 트랜지스터(M2)는 제2 바이어스 전압(VB2)에 따라 제2 차동 증폭기(112)로 공급되는 바이어스 전류의 양을 제어할 수 있다. 트랜지스터(M2)는 nMOS FET일 수 있다.
제1 구동 전압(VDD)은 제1 구동 전압을 공급하고 제2 구동 전압(VSS)은 제1 구동 전압보다 낮은 제2 구동 전압을 공급할 수 있다.
제1 차동 증폭기(111)는 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이에 따라, 제1 차동 전류들을 발생한다. 제1 차동 증폭기(111)는 입력 신호(VI1) 및 출력 신호(VO1)의 차동 전압에 따라 제 1 차동 전류들을 생성한다. 제1 차동 전류들은 노드(N5)를 흐르는 전류 및 노드(N6)를 흐르는 전류를 포함한다. 제1 차동 증폭기(111)는 트랜지스터(M3) 및 트랜지스터(M4)를 포함한다. 트랜지스터(M3) 및 트랜지스터(M4)는 공통 소스 구조를 형성한다.
트랜지스터(M3)는 노드(N1)에 연결된 소스, 노드(N3)에 연결된 소스, 및 출력 신호(VO1)가 인가되는 게이트를 포함한다. 트랜지스터(M3)는 pMOS FET일 수 있다.
트랜지스터(M4)는 노드(N1)에 연결된 소스, 노드(N4)에 연결된 소스, 및 입력 신호(VI1)가 인가되는 게이트를 포함한다. 트랜지스터(M4)는 pMOS FET일 수 있다.
제2 차동 증폭기(112)는 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이에 따라 제2 차동 전류들을 발생한다. 제2 차동 증폭기(112)는 입력 신호(VI1)와 출력 신호(VO1)의 차동 전압에 따라 제2 차동 전류들을 생성할 수 있다. 제2 차동 전류들은 노드(N3)를 흐르는 전류 및 노드(N4)를 흐르는 전류를 포함한다. 제2 차동 증폭기(112)는 트랜지스터(M5) 및 트랜지스터(M6)를 포함한다. 트랜지스터(M5) 및 트랜지스터(M6)는 공통 소스 구조를 형성한다.
트랜지스터(M5)는 노드(N2)에 연결된 소스, 노드(N5)에 연결된 드레인, 및 출력 신호(VO1)에 인가되는 게이트를 포함한다. 트랜지스터(M5)는 nMOS FET일 수 있다.
트랜지스터(M6)는 노드(N2)에 연결된 소스, 노드(N6)에 연결된 드레인, 및 입력 신호(VI1)가 인가되는 게이트를 포함한다. 트랜지스터(M6)는 nMOS FET일 수 있다.
미러 회로(120)는 제1 구동 전압(VDD)과 제2 구동 전압(VSS) 사이에 연결된다. 미러 회로(120)는 제1 차동 전류들과 제2 차동 전류들을 이용하여 풀 다운 노드(Nd)의 전압(Vnd) 레벨과 풀 업 노드(Nu)의 전압(Vnu) 레벨을 제어한다.
풀 업 노드(Nu)의 전압은 정상 상태(steady state)에서는 높은 전압으로 유지된다. 풀 업 노드(Nu)의 전압은 출력 신호(VO1)가 상승할 경우 낮아진다. 또한, 풀 업 노드(Nu)는 트랜지스터(M19)의 출력 신호(VO1)의 전류를 제어하는 노드이다.
풀 다운 노드(Nd)의 전압은 정상 상태에서 낮은 전압으로 유지된다. 풀 다운 노드(Nd)의 전압은 출력 신호(VO1)가 하강할 경우 높아진다. 또한, 풀 다운 노드(Nd)는 트랜지스터(M20)의 출력 신호(VO1)의 전류를 제어하는 노드이다.
미러 회로(120)는 풀 업 노드(Nu)의 풀 업 전압(Vnu) 및 풀 다운 노드(Nd)의 풀 다운 전압(Vnd)을 생성할 수 있다. 제1 전류 미러 회로(121)와 제2 전류 미러 회로(122)를 포함한다. 제1 전류 미러 회로(121)와 제2 전류 미러(123l) 각각은 캐스코드 전류 미러로 구현될 수도 있다.
제1 전류 미러 회로(121)는 제1 구동 전압(VDD)과 바이어스 회로(130) 사이에 연결된다. 제1 전류 미러 회로(121)는, 제1 차동 전류들 또는 제3 바이어스 전압(VB3)에 따라, 풀 다운 노드(Nd)의 풀 다운 전압(Vnd)을 생성할 수 있다. 풀 다운 전압(Vnd)은 출력 회로(150)의 출력 신호(VO1)를 제어할 수 있다. 제1 전류 미러 회로(121)는 트랜지스터(M7), 트랜지스터(M8), 트랜지스터(M9), 및 트랜지스터(M10)를 포함한다. 트랜지스터(M8)와 트랜지스터(M10)는 공통 게이트 증폭기를 구성한다. 트랜지스터(M7), 트랜지스터(M8), 트랜지스터(M9), 및 트랜지스터(M10)는 pMOS FET일 수 있다.
트랜지스터(M7)는 제1 구동 전압(VDD)에 연결된 소스, 노드(N5)에 연결된 드레인, 및 바이어스 회로(130)에 연결된 게이트를 포함한다. 트랜지스터(M7)는 pMOS FET일 수 있다.
트랜지스터(M8)는 노드(N5)에 연결된 소스, 바이어스 회로(103)에 연결된 드레인, 및 트랜지스터(M10)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M8)의 게이트에는 제3 바이어스 전압(VB3)이 인가된다. 트랜지스터(M8)는 pMOS FET일 수 있다.
트랜지스터(M9)는 제1 구동 전압(VDD)에 연결된 소스, 노드(N6)에 연결된 드레인, 및 바이어스 회로(130)에 연결된 게이트를 포함한다. 트랜지스터(M9)는 pMOS FET일 수 있다.
트랜지스터(M10)는 노드(N6)에 연결된 소스, 풀 다운 노드(Nd)에 연결된 드레인 및 트랜지스터(M8)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M10)는 pMOS FET일 수 있다.
제2 전류 미러 회로(122)는 바이어스 회로(130)와 제2 구동 전압(VSS) 사이에 연결된다. 제2 전류 미러 회로(122)는, 제2 차동 전류들 또는 제4 바이어스 전압(VB4)에 따라, 풀 업 노드(Nu)의 풀 업 전압(Vnu)을 생성할 수 있다. 풀 업 전압(Vnu)은 출력 회로(150)의 출력 신호(VO1)를 제어할 수 있다.
제2 전류 미러 회로(122)는 트랜지스터(M11), 트랜지스터(M12), 트랜지스터(M13), 및 트랜지스터(M14)를 포함한다. 트랜지스터(M12)와 트랜지스터(M14)는 공통 게이트 증폭기를 구성한다. 트랜지스터(M7), 트랜지스터(M8), 트랜지스터(M9), 및 트랜지스터(M10)는 nMOS FET일 수 있다.
트랜지스터(M11)는 제2 구동 전압(VSS)에 연결된 소스, 노드(N3)에 연결된 드레인, 및 바이어스 회로(130)에 연결된 게이트를 포함한다. 트랜지스터(M11)는 nMOS FET일 수 있다.
트랜지스터(M12)는 노드(N3)에 연결된 소스, 바이어스 회로(103)에 연결된 드레인, 및 트랜지스터(M14)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M12)의 게이트에는 제4 바이어스 전압(VB4)이 인가된다. 트랜지스터(M12)는 nMOS FET일 수 있다.
트랜지스터(M13)는 제2 구동 전압(VSS)에 연결된 소스, 노드(N4)에 연결된 드레인, 및 바이어스 회로(130)에 연결된 게이트를 포함한다. 트랜지스터(M13)는 nMOS FET일 수 있다.
트랜지스터(M14)는 노드(N4)에 연결된 소스, 풀 업 노드(Nu)에 연결된 드레인 및 트랜지스터(M12)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M14)는 nMOS FET일 수 있다.
바이어스 회로(130)는 미러 회로(120)와 함께 출력 버퍼(101)의 출력을 제어할 수 있다. 바이어스 회로(130)는 입력 회로(110)에 의하여 발생한 제1 차동 전류들과 제2 차동 전류들에 따라 출력 회로(150)의 출력 전류를 제어한다. 바이어스 회로(130)는 플로팅 전류원(floating current source)인 제1 바이어스 회로(131)와 플로팅 클래스 AB 컨트롤(floating class AB control)인 제2 바이어스 회로(132)를 포함한다.
제1 바이어스 회로(131)는 제1 전류 미러 회로(121)와 제2 전류 미러 회로(122) 사이에 연결된다. 제1 바이어스 회로(131)는 제5 바이어스 전압(VB5)과 제6 바이어스 전압(VB6)에 따라 제어된다. 제1 바이어스 회로(131)는 트랜지스터(M15) 및 트랜지스터(M16)를 포함한다.
트랜지스터(M15)는 트랜지스터(M8)의 드레인에 연결된 소스, 트랜지스터(M12)의 드레인에 연결된 드레인, 및 제5 바이어스 전압(VB5)이 인가되는 게이트를 포함한다. 트랜지스터(M15)는 pMOS FET일 수 있다.
트랜지스터(M16)는 트랜지스터(M12)의 드레인에 연결된 소스, 트랜지스터(M8)의 드레인에 연결된 드레인, 및 제6 바이어스 전압(VB6)이 인가되는 게이트를 포함한다. 트랜지스터(M16)는 nMOS FET일 수 있다.
제2 바이어스 회로(132)는 풀 다운 노드(Nd)와 풀 업 노드(Nu) 사이에 연결된다. 제2 바이어스 회로(132)는 제7 바이어스 전압(VB7)과 제8 바이어스 전압(VB8)에 따라 출력 노드(No)에 흐르는 전류의 양을 제어한다. 제2 바이어스 회로(132)는 트랜지스터(M17) 및 트랜지스터(M18)를 포함한다.
트랜지스터(M17)는 트랜지스터(M10)의 드레인에 연결된 소스, 트랜지스터(M14)의 드레인에 연결된 드레인, 및 제7 바이어스 전압(VB7)이 인가되는 게이트를 포함한다. 트랜지스터(M17)는 pMOS FET일 수 있다.
트랜지스터(M18)는 트랜지스터(M14)의 드레인에 연결된 소스, 트랜지스터(M10)의 드레인에 연결된 드레인, 및 제8 바이어스 전압(VB8)이 인가되는 게이트를 포함한다. 트랜지스터(M18)는 nMOS FET일 수 있다.
커패시터 회로(140)는 제1 전류 미러 회로(121)와 제2 전류 미러 회로(122) 사이에 연결된다. 커패시터 회로(140)는 제1 보상 커패시터(C1)와 제2 보상 커패시터(C2)를 포함한다. 제1 보상 커패시터(C1)는 출력 노드(No)와 노드(N6) 사이에 연결된다. 제2 보상 커패시터(C2)는 출력 노드(No)와 노드(N4) 사이에 연결된다.
출력 회로(150)는 제1 구동 전압(VDD)과 제2 구동 전압(VSS) 사이에 연결된다. 출력 회로(150)는 풀 업 전압(Vnu) 및 전압(Vnd)에 대응하는 출력 신호(VO1)를 생성한다. 출력 회로(150)는 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이에 따라 슬루 부스팅 여부를 판단한다. 출력 회로(150)는 트랜지스터(M19), 트랜지스터(M20), 및 부스팅 회로(151)를 포함한다.
부스팅 회로(151)는 입력 신호(VI1)가 출력 신호(VO1)보다 클 경우 상승 슬루(Rising Slew) 상태로 판단한다. 출력 회로(150)는 상승 슬루 상태에서 입력 신호(VI1)와 출력 신호(VO1) 사이의 전압 차가 미리 설정된 제1 기준 전압 이상인 경우, 슬루 부스팅 한다. 또한, 출력 회로(150)는 입력 신호(VI1)가 출력 신호(VO1)보다 작을 경우 하강 슬루(Falling Slew) 상태로 판단한다. 출력 회로(150)는 하강 슬루 상태에서 입력 신호(VI1)와 출력 신호(VO1) 사이의 전압 차가 제1 기준 전압 이상인 경우, 슬루 부스팅 한다. 부스팅 회로(151)는 트랜지스터(M21) 및 트랜지스터(M22)를 포함한다.
트랜지스터(M19)는 제1 구동 전압(VDD)에 연결된 소스, 출력 노드(No)에 연결된 드레인, 및 풀 다운 노드(Nd)에 연결된 게이트를 포함한다. 트랜지스터(M19)의 바이어스 전류는 트랜지스터(M19)의 게이트로 공급되는 제1 제어 전압(즉, 풀 다운 노드(Nd)의 전압)에 의하여 결정된다. 트랜지스터(M19)는 pMOS FET일 수 있다. 입력 신호(VI1)가 출력 신호(VO1)보다 작을 경우, 풀 다운 노드(Nd)의 전압은 증가한다. 증가한 풀 다운 노드(Nd)의 전압에 따라 트랜지스터(M19)의 소스-게이트 전압(Vsg)이 커지고, 트랜지스터(M19)가 턴-온 된다. 턴-온된 트랜지스터(M19)를 통해 출력 노드(No)의 전압이 증가한다. 따라서 하강 슬루 상태에서의 출력 신호(VO1)의 손실이 발행한다.
트랜지스터(M20)는 제2 구동 전압(VSS)에 연결된 소스, 출력 노드(No)에 연결된 드레인, 및 풀 업 노드(Nu)에 연결된 게이트를 포함한다. 트랜지스터(M20)의 바이어스 전류는 트랜지스터(M20)의 게이트로 공급되는 제2제어 전압(즉, 풀 업 노드(Nu)의 전압)에 의하여 결정된다. 트랜지스터(M20)는 nMOS FET일 수 있다. 입력 신호(VI1)가 출력 신호(VO1)보다 작을 경우, 풀 다운 노드(Nd)의 전압은 상승한다. 상승하는 풀 다운 노드(Nd)의 전압에 따라 트랜지스터(M20)의 게이트-소스 전압(Vgs)이 커지고, 트랜지스터(M20)가 턴-온 된다. 턴-온된 트랜지스터(M20)를 통해 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 감소된다.
트랜지스터(M21)는 출력 노드(No)에 연결된 소스, 제1 구동 전압(VDD)에 연결된 드레인, 및 입력 신호(VI1)가 인가되는 게이트를 포함한다. 트랜지스터(M21)는 nMOS FET 일 수 있다. 입력 신호(VI1)가 출력 신호(VO1)보다 클 경우 트랜지스터(M21)의 게이트-소스 전압(Vgs)이 제2 기준 전압 예를 들어, 트랜지스터(M21)의 문턱 전압(Vth)보다 커지면, 트랜지스터(M21)는 턴-온 된다. 턴-온된 트랜지스터(M21)를 통해 제1 전류 경로(PC1)가 생성된다. 제1 전류 경로(PC1)를 통해 출력 노드(No)에 전류가 공급되어 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 부스팅(boosting) 된다. 따라서, 트랜지스터(M21)가 턴 온 되는 경우, 상승 슬루 상태에서 슬루 부스팅한다.
트랜지스터(M22)는 출력 노드(No)에 연결된 소스, 제1 구동 전압(VDD)에 연결된 드레인, 및 입력 신호(VI1)가 인가되는 게이트를 포함한다. 트랜지스터(M22)는 pMOS FET일 수 있다. 입력 신호(VI1)가 출력 신호(VO1)보다 작을 경우 트랜지스터(M22)의 소스-게이트 전압(Vsg)이 제3 기준 전압 예를 들어, 트랜지스터(M22)의 문턱 전압(Vth)보다 커지면, 트랜지스터(M22)는 턴-온 된다. 턴-온된 트랜지스터(M22)를 통해 제2 전류 경로(PC2)가 생성된다. 제2 전류 경로(PC2)를 통해 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 부스팅(boosting) 된다. 즉, 트랜지스터(M22)가 턴 온 되는 경우, 하강 슬루 상태에서 슬루 부스팅한다.
따라서, 실시예에 따른 출력 버퍼(101)는 트랜지스터(M21) 및 트랜지스터(M22)를 이용하여 출력 신호(VO1)를 직접 구동함으로써, 슬루 부스팅 할 수 있는 효과가 있다.
이하, 도 4 내지 도 6을 참조하여 다른 실시예에 따른 출력 버퍼에 대하여 설명한다.
도 4는 다른 실시예에 따른 출력 버퍼의 구성을 나타내는 블록도 이다.
도 5 및 도 6은 다른 실시예에 따른 출력 버퍼의 회로도이다.
도 4 내지 도 6을 참조하면, 출력 버퍼(102)는 입력 회로(110), 미러 회로(120), 바이어스 회로(130), 커패시터 회로(140), 출력 회로(150), 및 방지 회로(160)를 포함한다.
출력 버퍼(102)는, 도 2 및 도 3을 참조하여 설명한 출력 버퍼(101)와 비교하여, 방지 회로(160)를 더 포함한다. 출력 버퍼(102)의, 입력 회로(110), 미러 회로(120), 바이어스 회로(130), 커패시터 회로(140), 및 출력 회로(150)는 버퍼(101)의, 입력 회로(110), 미러 회로(120), 바이어스 회로(130), 커패시터 회로(140), 및 출력 회로(150)와 구성 및 기능이 동일하므로 상세한 설명은 생략한다.
입력 신호(VI1)가 출력 신호(VO1)보다 클 경우 트랜지스터(M21)를 통해 출력 신호(VO1)가 부스팅 되는 경우, 트랜지스터(M20)가 턴-온되어 있으면, 턴-온 된 트랜지스터(M20)를 통해 전류가 제2 구동 전압(VSS)으로 흘러 손실이 발생한다. 또한, 입력 신호(VI1)가 출력 신호(VO1)보다 작을 경우 턴-온 된 트랜지스터(M22)를 통해 출력 신호(VO1)가 부스팅 되는 경우, 트랜지스터(M19)가 턴-온 되어 있으면 트랜지스터(M19)를 통해 빠지게 되어 불필요한 손실이 발생한다. 따라서 슬루 부스팅 효과를 방해할 수 있다.
방지 회로(160)는, 슬루 부스팅 시 출력 버퍼(102)의 앰프 동작 지연에 따라, 트랜지스터(M19)를 통해 흐르는 단락 전류(Ic2) 및 트랜지스터(M20)를 통해 흐르는 단락 전류(Ic1)를 방지할 수 있다. 방지 회로(160)는 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이에 따라, 풀 업 노드(Nu)의 풀 업 속도와 풀 다운 노드(Nd)의 풀 다운 속도, 즉, 출력 신호(VO1)의 부스팅 속도를 제어할 수 있다. 예를 들어, 방지 회로(160)는, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이가 제1 기준 전압보다 작은 경우, 풀 업 노드(Nu)의 풀 업 속도와 풀 다운 노드(Nd)의 풀 다운 속도를 늦춤으로써, 슬루 부스팅에서 발생할 수 있는 오버 슈트(Over Shoot)를 방지할 수 있다. 방지 회로(160)는 제1 오버 슈트 방지 회로(161) 및 제2 오버 슈트 방지 회로(162)를 포함한다.
제1 오버 슈트 방지 회로(161)는 상승 슬루(Rising Slew) 상태에서 동작할 수 있다. 제1 오버 슈트 방지 회로(161)는 상승 슬루 상태에서 트랜지스터(M26)의 게이트 전압을 증가시킴으로써 트랜지스터(M20)를 턴-오프 할 수 있다. 예를 들어, 제1 오버 슈트 방지 회로(161)는 풀 다운 노드(Nd)의 전압(Vnd)을 제2 구동 전압(VSS)으로 낮춤으로써 트랜지스터(M20)를 턴-오프 할 수 있다. 따라서, 제1 오버 슈트 방지 회로(161)는 트랜지스터(M20)를 통해 흐르는 단락 전류(Ic1)를 차단할 수 있다. 또한, 제1 오버 슈트 방지 회로(161)는 별도의 제어 회로 없이 단락 전류(Ic1)를 차단할 수 있다.
제1 오버 슈트 방지 회로(161)는 트랜지스터(M23), 트랜지스터(M24), 트랜지스터(M25), 트랜지스터(M26)를 포함한다.
트랜지스터(M23)는 트랜지스터(M24)와 함께 커런트 미러를 형성한다. 트랜지스터(M23)는 제1 구동 전압(VDD)에 연결된 소스, 서로 연결된 드레인과 게이트를 포함한다. 트랜지스터(M23)는 pMOS FET일 수 있다.
트랜지스터(M24)는 제1 구동 전압(VDD)에 연결된 소스, 노드(N7)에 연결된 드레인, 및 트랜지스터(M23)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M24)는 pMOS FET일 수 있다.
트랜지스터(M25)는 제2 구동 전압(VSS)에 연결된 소스, 노드(N7)에 연결된 드레인, 및 제9 바이어스 전압(VB9)이 인가되는 게이트를 포함한다. 트랜지스터(M25)는 nMOS FET일 수 있다.
트랜지스터(M26)는 제2 구동 전압(VSS)에 연결된 소스, 풀 다운 노드(Nd)에 연결된 드레인, 및 노드(N7)에 연결된 게이트를 포함한다. 트랜지스터(M26)는 nMOS FET일 수 있다. 트랜지스터(M21)를 통해 공급되는 전류는 커런트 미러를 구성하는 트랜지스터(M23)와 트랜지스터(M24)를 통하여 노드(N7)의 전압 즉, 트랜지스터(M26)의 게이트 전압을 증가시킨다. 따라서 트랜지스터(M26)가 턴-온 된다. 턴-온 된 트랜지스터(M26)를 통해 풀 다운 노드(Nd)가 제2 구동 전압(VSS)에 연결된다. 따라서, 풀 다운 노드(Nd)의 전압(Vnd)이 제2 구동 전압(VSS)으로 낮아지고 트랜지스터(M20)가 턴-오프된다. 트랜지스터(M20)가 턴-오프 됨에 따라 슬루 부스팅은 종료된다.
또한, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이가 작을 경우, 트랜지스터(M25)의 게이트에 인가되는 제9 바이어스 전압(VB9)이 작으면, 트랜지스터(M26)의 게이트 전압 즉, 노드(N7)의 전압(Vn7)의 회복(recovery)이 느려져 풀 다운 노드(Nd)의 전압이 오래 유지된다. 따라서 출력 신호(VO1)의 오버 슈트가 발생한다. 이러한 오버 슈트를 방지하기 위해, 제9 바이어스 전압(VB9)을 크게 인가할 경우, 슬루 부스팅 시 트랜지스터(M24)와 트랜지스터(M25)를 통해 흐르는 전류 손실이 커진다.
따라서, 이러한 전류 손실을 방지하기 위해, 도 8을 참조하면 트랜지스터(M25)의 게이트 전압을 풀 업 노드(Nu)로 잡음으로써 슬루 부스팅에서 발생하는 전류 손실이 줄어든다. 또한, 슬루 부스팅이 종료되었을 경우 트랜지스터(M26)의 게이트 전압이 빠르게 회복될 수 있다.
제2 오버 슈트 방지 회로(162)는 하강 슬루(Falling Slew) 상태에서 동작할 수 있다. 제2 오버 슈트 방지 회로(162)는 하강 슬루 상태에서 트랜지스터(M30)의 게이트 전압을 감소시킴으로써 트랜지스터(M19)를 턴-오프 할 수 있다. 예를 들어, 제2 오버 슈트 방지 회로(162)는 풀 업 노드(Nu)의 전압(Vnu)을 제1 구동 전압(VDD)으로 상승시킴으로써 트랜지스터(M19)를 턴-오프 할 수 있다. 따라서, 제2 오버 슈트 방지 회로(162)는 트랜지스터(M19)를 통해 흐르는 단락 전류(Ic2)를 차단할 수 있다. 또한, 제2 오버 슈트 방지 회로(162)는 별도의 제어 회로 없이 단락 전류(Ic2)를 차단할 수 있다. 제2 오버 슈트 방지 회로(162)는 트랜지스터(M27), 트랜지스터(M28), 트랜지스터(M29), 트랜지스터(M30)를 포함한다.
트랜지스터(M27)는 트랜지스터(M28)와 함께 커런트 미러를 형성한다. 트랜지스터(M27)는 제2 구동 전압(VSS)에 연결된 소스, 서로 연결된 드레인과 게이트를 포함한다. 트랜지스터(M27)는 nMOS FET일 수 있다.
트랜지스터(M28)는 제2 구동 전압(VSS)에 연결된 소스, 노드(N8)에 연결된 드레인, 및 트랜지스터(M27)의 게이트에 연결된 게이트를 포함한다. 트랜지스터(M28)는 nMOS FET일 수 있다.
트랜지스터(M29)는 제1 구동 전압(VSS)에 연결된 소스, 노드(N8)에 연결된 드레인, 및 바이어스 전압(VB10)이 인가되는 게이트를 포함한다. 트랜지스터(M27)는 pMOS FET일 수 있다.
트랜지스터(M30)는 제1 구동 전압(VDD)에 연결된 소스, 풀 업 노드(Nu)에 연결된 드레인, 및 노드(N8)에 연결된 게이트를 포함한다. 트랜지스터(M30)는 pMOS FET일 수 있다. 트랜지스터(M22)를 통해 빠지는 전류에 따라 커런트 미러를 구성하는 트랜지스터(M27)와 트랜지스터(M28)를 통하여 노드(N8)의 전압 즉, 트랜지스터(M30)의 게이트 전압이 감소한다. 따라서 트랜지스터(M30)가 턴-온 된다. 턴-온 된 트랜지스터(M30)를 통해 풀 업 노드(Nu)가 제1 구동 전압(VDD)에 연결된다. 따라서, 풀 업 노드(Nu)의 전압(Vnu)이 제1 구동 전압(VDD)으로 상승하고 트랜지스터(M19)가 턴-오프된다. 트랜지스터(M19)가 턴-오프 됨에 따라 슬루 부스팅은 종료된다.
또한, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이가 작을 경우, 트랜지스터(M29)의 게이트에 인가되는 바이어스 전압(VB10)이 크면, 트랜지스터(M30)의 게이트 전압 즉, 노드(N8)의 전압(Vn8)의 회복(recovery)이 느려져 풀 업 노드(Nu)의 전압이 오래 유지된다. 따라서 출력 신호(VO1)의 오버 슈트가 발생한다. 이러한 오버 슈트를 방지하기 위해, 바이어스 전압(VB10)을 낮게 인가할 경우, 슬루 부스팅 시 트랜지스터(M28)와 트랜지스터(M29)를 통해 흐르는 전류 손실이 커진다.
따라서, 이러한 전류 손실을 방지하기 위해, 도 8을 참조하면 트랜지스터(M29)의 게이트 전압을 풀 다운 노드(Nd)로 잡음으로써 슬루 부스팅에서 발생하는 전류 손실이 줄어든다. 또한, 슬루 부스팅이 종료되었을 경우 트랜지스터(M30)의 게이트 전압이 빠르게 회복될 수 있다.
이하, 도 7을 참조하여 실시예에 따른 출력 버퍼의 상승 슬루 상태에서의 신호를 설명한다.
도 7은 상승 슬루 상태에서의 신호를 나타내는 그래프이다.
먼저, 도 7을 참조하면 상승 슬루 상태에서의, 출력 신호와 풀 업 노드 전압(Vnu), 풀 다운 노드 전압(Vnd), 및 노드(N7)의 전압(Vn7)의 그래프가 도시되어 있다.
먼저, 부스팅 회로(151)가 없는 경우에 대하여 설명한다. 입력 신호(VI1)의 전압이 출력 신호(VO1)의 전압보다 커지는 경우, 풀 업 노드(Nu)의 전압(Vnu)이 내려간다. 내려간 풀 업 노드의 전압(Vnu)에 따라, 트랜지스터(M19)의 소스-게이트 전압(Vsg)이 커진다. 따라서, 출력 신호(VO1)가 증가한다. 출력 신호(VO1)가 증가한 이후, 입력 신호(VI1)가 출력 신호(VO1)보다 작아지면, 풀 다운 노드(Nd)의 전압(Vnd)은 상승한다. 상승하는 풀 다운 노드(Nd)의 전압에 따라 트랜지스터(M20)의 게이트-소스 전압(Vgs)이 커지고, 트랜지스터(M20)가 턴-온 된다. 턴-온된 트랜지스터(M20)를 통해 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 감소함에 따라, 상승 슬루 상태에서의 출력 신호(VO1)에 손실이 발생한다.
이하, 부스팅 회로(151)를 포함하는 출력 버퍼(101)를 포함하는 출력 버퍼(101) 및 부스팅 회로(151)와 오버슈트 방지 회로(160)를 포함하는 출력 버퍼(102)의 신호에 대하여 설명한다.
트랜지스터(M21)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 커지면, 트랜지스터(M21)는 턴-온 된다. 턴-온된 트랜지스터(M21)를 통해 제1 전류 경로(PC1)가 생성된다. 따라서, 제1 전류 경로(PC1)를 통해 출력 노드(No)에 전류가 공급되어 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 부스팅 된다. 즉, 출력 버퍼(101) 및 출력 버퍼(102)는 출력 신호(VO1)를 부스팅 할 수 있다.
하지만, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이가 작을 경우, 트랜지스터(M25)의 게이트에 인가되는 제9 바이어스 전압(VB9)이 작으면, 트랜지스터(M26)의 게이트 전압 즉, 노드(N7)의 전압(Vn7)의 회복이 느려질 수 있다. 따라서, 회복되지 않은 풀 다운 노드(Nd)의 전압이 시점(T2)까지 오래 유지된다. 따라서 시점(T2)에서 출력 신호(VO1)의 오버 슈트가 발생한다. 이러한 오버 슈트를 방지하기 위해, 제9 바이어스 전압(VB9)을 크게 인가할 경우, 슬루 부스팅 시 트랜지스터(M24)와 트랜지스터(M25)를 통해 흐르는 전류 손실이 커진다.
이때, 제1 오버 슈트 방지 회로(161)는 트랜지스터(M25)의 게이트 전압을 풀 업 노드(Nu)로 잡음으로써 슬루 부스팅에서 발생하는 전류 손실을 줄일 수 있다. 따라서, 시점(T1)에서 발생하는 전류 손실을 줄일 수 있다. 또한, 슬루 부스팅이 종료되었을 경우 트랜지스터(M26)의 게이트 전압이 빠르게 회복될 수 있다. 출력 버퍼(102)는 시점(T2)에서 출력 신호(VO1)의 오버 슈트 발생하지 않는다.
이하, 도 8을 참조하여 실시예에 따른 출력 버퍼의 하강 슬루 상태에서의 신호를 설명한다.
도 8은 하강 슬루 상태에서의 신호를 나타내는 그래프이다.
먼저, 도 8을 참조하면 하강 슬루 상태에서의, 출력 신호와 풀 업 노드 전압(Vnu), 풀 다운 노드 전압(Vnd), 및 노드(N7)의 전압(Vn7)의 그래프가 도시되어 있다.
먼저, 부스팅 회로(151)가 없는 경우에 대하여 설명한다. 입력 신호(VI1)의 전압이 출력 신호(VO1)의 전압보다 작아지는 경우, 풀 업 노드(Nu)의 전압(Vnu)이 올라간다. 올라간 풀 업 노드의 전압(Vnu)에 따라, 트랜지스터(M20)의 게이트-소스 전압(Vgs)이 커진다. 따라서, 출력 신호(VO1)가 시점(T3)부터 감소한다. 출력 신호(VO1)가 감소한 이후, 입력 신호(VI1)가 출력 신호(VO1)보다 커지면, 풀 다운 노드(Nd)의 전압(Vnd)은 증가한다. 증가한 풀 다운 노드(Nd)의 전압(Vnd)에 따라 트랜지스터(M19)의 게이트-소스 전압(Vgs)이 증가하여 트랜지스터(M19)가 턴-온 된다. 턴-온된 트랜지스터(M19)를 통해 출력 노드(No)의 전압 즉, 출력 신호(VO1)가 증가한다. 따라서, 하강 슬루 상태에서의 출력 신호(VO1)에 손실이 발생한다.
이하, 부스팅 회로(151)를 포함하는 출력 버퍼(101)를 포함하는 출력 버퍼(101) 및 부스팅 회로(151)와 오버슈트 방지 회로(160)를 포함하는 출력 버퍼(102)의 신호에 대하여 설명한다.
트랜지스터(M22)의 소스-게이트 전압(Vsg)이 문턱 전압(Vth)보다 커지면, 트랜지스터(M22)는 턴-온 된다. 턴-온된 트랜지스터(M22)를 통해 제2 전류 경로(PC2)가 생성된다. 따라서, 시점(T3)부터 제2 전류 경로(PC2)를 통해 출력 노드(No)의 전압, 즉 출력 신호(VO1)가 부스팅 된다. 즉, 출력 버퍼(101) 및 출력 버퍼(102)는 시점(T3)부터 출력 신호(VO1)를 부스팅 할 수 있다.
하지만, 입력 신호(VI1)와 출력 신호(VO1)의 전압 차이가 작을 경우, 트랜지스터(M29)의 게이트에 인가되는 바이어스 전압(VB10)이 크면, 트랜지스터(M30)의 게이트 전압 즉, 노드(N8)의 전압(Vn8)의 회복이 느려질 수 있다. 따라서, 회복되지 않은 풀 업 노드(Nu)의 전압(Vnu)이 시점(T5)까지 오래 유지된다. 따라서 시점(T5)에서 출력 신호(VO1)의 오버 슈트가 발생한다. 이러한 오버 슈트를 방지하기 위해, 바이어스 전압(VB10)을 낮게 인가할 경우, 슬루 부스팅 시 트랜지스터(M28)와 트랜지스터(M29)를 통해 흐르는 전류 손실이 커진다.
이때, 제2 오버 슈트 방지 회로(162)는 트랜지스터(M29)의 게이트 전압을 풀 다운 노드(Nd)로 잡음으로써 슬루 부스팅에서 발생하는 전류 손실을 줄일 수 있다. 또한, 슬루 부스팅이 종료되었을 경우 트랜지스터(M30)의 게이트 전압이 빠르게 회복될 수 있다. 따라서, 출력 버퍼(102)는 시점(T5)에서 출력 신호(VO1)의 오버 슈트 발생하지 않는다.
이상에서 상술한 상세한 설명은 모든 면에서 제한적으로 해석되어서는 안되고 예시로서 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
1: 소스 드라이버 10: 아날로그 컨버터
100: 버퍼 110: 입력 회로
120: 미러 회로 130: 바이어스 회로
140: 커패시터 회로 150: 출력 회로
160: 방지 회로

Claims (20)

  1. 입력 신호와 출력 신호의 전압 차이에 따라, 제1 차동 전류 및 제2 차동 전류를 생성하는 입력 회로;
    상기 제1 차동 전류 및 상기 제2 차동 전류에 따라 풀 업 전압 및 풀 다운 전압을 생성하는 미러 회로; 및
    상기 풀 업 전압 및 상기 풀 다운 전압에 대응하는 상기 출력 신호를 생성하고, 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호의 전압을 부스팅(boosting)하는 출력 회로
    를 포함하는 출력 버퍼.
  2. 제1항에 있어서,
    상기 출력 회로는,
    상기 입력 신호가 상기 출력 신호보다 큰 경우 상승 슬루 상태로 판단하고, 상기 상승 슬루 상태의 상기 전압 차이가 상기 기준 전압 이상인 경우 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하며,
    상기 입력 신호가 상기 출력 신호보다 작은 경우, 하강 슬루 상태로 판단하고, 상기 하강 슬루 상태의 상기 전압 차이가 상기 기준 전압 이상인 경우 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는, 출력 버퍼.
  3. 제2항에 있어서,
    상기 출력 버퍼는 제1 구동 전압과 제2 구동 전압 사이에 연결되어 있고,
    상기 부스팅 회로는,
    상기 제1 구동 전압과 출력 노드 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제1 트랜지스터; 및
    상기 출력 노드와 상기 제2 구동 전압 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제2 트랜지스터
    를 포함하고,
    상기 출력 노드의 전압은 상기 신호의 전압이며, 상기 제1 트랜지스터는 nMOS FET이고, 상기 제2 트랜지스터는 pMOS FET 인, 출력 버퍼.
  4. 제3항에 있어서,
    상기 제1 트랜지스터는, 상기 입력 신호가 상기 출력 신호보다 클 경우, 턴-온 되어 제1 경로를 형성하고, 상기 제1 경로를 통해 흐르는 전류에 따라 상기 출력 노드의 전압이 부스팅 되는, 출력 버퍼.
  5. 제3항에 있어서,
    상기 제2 트랜지스터는, 상기 입력 신호가 상기 출력 신호보다 작을 경우, 턴-온 되어 제2 경로를 형성하고, 상기 제2 경로를 통해 흐르는 전류에 따라 상기 출력 노드의 전압이 부스팅되는, 출력 버퍼.
  6. 출력 버퍼를 포함하는 소스 드라이버로서,
    상기 출력 버퍼는,
    입력 신호와 출력 신호의 전압 차이에 따라, 제1 차동 전류 및 제2 차동 전류를 생성하는 입력 회로;
    상기 제1 차동 전류 및 상기 제2 차동 전류에 따라 풀 업 전압 및 풀 다운 전압을 생성하는 미러 회로; 및
    상기 풀 업 전압 및 상기 풀 다운 전압에 대응하는 상기 출력 신호를 생성하고, 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호의 전압을 부스팅(boosting)하는 출력 회로
    를 포함하는, 소스 드라이버.
  7. 제6항에 있어서,
    상기 출력 회로는,
    상기 입력 신호가 상기 출력 신호보다 큰 경우 상승 슬루 상태로 판단하고, 상기 상승 슬루 상태의 상기 전압 차이가 상기 기준 전압 이상인 경우 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하며,
    상기 입력 신호가 상기 출력 신호보다 작은 경우, 하강 슬루 상태로 판단하고, 상기 하강 슬루 상태의 상기 전압 차이가 상기 기준 전압 이상인 경우 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는, 소스 드라이버.
  8. 제7항에 있어서,
    상기 출력 버퍼는 제1 구동 전압과 제2 구동 전압 사이에 연결되어 있고,
    상기 부스팅 회로는,
    상기 제1 구동 전압과 출력 노드 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제1 트랜지스터; 및
    상기 출력 노드와 상기 제2 구동 전압 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제2 트랜지스터
    를 포함하고,
    상기 출력 노드의 전압은 상기 신호의 전압이며, 상기 제1 트랜지스터는 nMOS FET이고, 상기 제2 트랜지스터는 pMOS FET 인, 소스 드라이버.
  9. 제8항에 있어서,
    상기 제1 트랜지스터는, 상기 입력 신호가 상기 출력 신호보다 클 경우, 턴-온 되어 제1 경로를 형성하고, 상기 제1 경로를 통해 흐르는 전류에 따라 상기 출력 노드의 전압이 부스팅 되는, 소스 드라이버.
  10. 제9항에 있어서,
    상기 제2 트랜지스터는, 상기 입력 신호가 상기 출력 신호보다 작을 경우, 턴-온 되어 제2 경로를 형성하고, 상기 제2 경로를 통해 흐르는 전류에 따라 상기 출력 노드의 전압이 부스팅되는, 소스 드라이버.
  11. 입력 신호와 출력 신호의 전압 차이에 따라, 출력 신호를 생성하는 출력 버퍼로서,
    상기 출력 버퍼는,
    상기 입력 신호에 따라 출력 노드의 전압을 부스팅(boosting)하고 상기 부스팅의 속도를 제어하는 출력 회로; 및
    상기 전압 차이에 따라 풀 업 노드의 전압 및 풀 다운 노드의 전압을 생성하는 미러 회로를 포함하고,
    상기 출력 회로는,
    상기 입력 신호가 상기 출력 신호보다 크고 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하고, 상기 입력 신호가 상기 출력 신호보다 작고 상기 전압 차이가 상기 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는 부스팅 회로; 및
    상기 전압 차이가 상기 기준 전압보다 작은 경우 상기 부스팅의 속도를 제어하는 방지 회로
    를 포함하는, 출력 버퍼.
  12. 제11항에 있어서,
    상기 출력 버퍼는 제1 구동 전압과 제2 구동 전압 사이에 연결되어 있고,
    상기 부스팅 회로는,
    상기 제1 구동 전압과 출력 노드 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제1 트랜지스터; 및
    상기 출력 노드와 상기 제2 구동 전압 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제2 트랜지스터
    를 포함하고,
    상기 출력 노드의 전압은 상기 신호의 전압이며, 상기 제1 트랜지스터는 nMOS FET이고, 상기 제2 트랜지스터는 pMOS FET 인,출력 버퍼.
  13. 제12항에 있어서,
    상기 방지 회로는 제1 오버 슈트 방지 회로를 포함하고,
    상기 제1 오버 슈트 방지 회로는,
    상기 제1 구동 전압과 상기 출력 노드 사이에 연결되면서 게이트와 드레인이 서로 연결된 제3 트랜지스터; 및
    상기 제1 구동 전압과 제1 노드에 연결된 제4 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트는 서로 연결된, 출력 버퍼.
  14. 제13항에 있어서,
    상기 제1 오버 슈트 방지 회로는,
    상기 제1 노드와 상기 제2 구동 전압 사이에 연결된 제5 트랜지스터; 및
    상기 제2 구동 전압과 상기 풀 다운 노드에 연결된 제6 트랜지스터
    를 더 포함하고, 상기 제5 트랜지스터의 게이트는 상기 풀 업 노드에 연결된, 출력 버퍼.
  15. 제14항에 있어서,
    상기 방지 회로는 제2 오버 슈트 방지 회로를 더 포함하고,
    상기 제2 오버 슈트 방지 회로는,
    상기 제2 구동 전압과 상기 출력 노드 사이에 연결되면서 게이트와 드레인이 서로 연결된 제7 트랜지스터; 및
    상기 제2 구동 전압과 제2 노드에 연결된 제8 트랜지스터
    를 포함하고,
    상기 제7 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 서로 연결된, 출력 버퍼.
  16. 제15항에 있어서,
    상기 제2 오버 슈트 방지 회로는
    상기 제2 노드와 상기 제1 구동 전압 사이에 연결된 제9 트랜지스터; 및
    상기 제1 구동 전압과 상기 풀 업 노드에 연결된 제10 트랜지스터
    를 더 포함하고, 상기 제9 트랜지스터의 게이트는 상기 풀 다운 노드에 연결된, 출력 버퍼.
  17. 입력 신호와 출력 신호의 전압 차이에 따라, 출력 신호를 생성하는 출력 버퍼를 포함하는 소스 드라이버로서,
    상기 출력 버퍼는,
    상기 입력 신호에 따라 출력 노드의 전압을 부스팅(boosting)하고 상기 부스팅의 속도를 제어하는 출력 회로; 및
    상기 전압 차이에 따라 풀 업 노드의 전압 및 풀 다운 노드의 전압을 생성하는 미러 회로를 포함하고,
    상기 출력 회로는,
    상기 입력 신호가 상기 출력 신호보다 크고 상기 전압 차이가 미리 설정된 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하고, 상기 입력 신호가 상기 출력 신호보다 작고 상기 전압 차이가 상기 기준 전압 이상인 경우, 상기 입력 신호에 따라 상기 출력 신호를 부스팅 하는 부스팅 회로; 및
    상기 전압 차이가 상기 기준 전압보다 작은 경우 상기 부스팅의 속도를 제어하는 방지 회로
    를 포함하는, 소스 드라이버.
  18. 제17항에 있어서,
    상기 출력 버퍼는 제1 구동 전압과 제2 구동 전압 사이에 연결되어 있고,
    상기 부스팅 회로는,
    상기 제1 구동 전압과 출력 노드 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제1 트랜지스터; 및
    상기 출력 노드와 상기 제2 구동 전압 사이에 연결되고 상기 입력 신호가 게이트에 인가되는 제2 트랜지스터
    를 포함하고,
    상기 출력 노드의 전압은 상기 신호의 전압이며, 상기 제1 트랜지스터는 nMOS FET이고, 상기 제2 트랜지스터는 pMOS FET 인, 소스 드라이버.
  19. 제18항에 있어서,
    상기 방지 회로는 제1 오버 슈트 방지 회로를 포함하고,
    상기 제1 오버 슈트 방지 회로는,
    상기 제1 구동 전압과 상기 출력 노드 사이에 연결되면서 게이트와 드레인이 서로 연결된 제3 트랜지스터;
    상기 제1 구동 전압과 제1 노드에 연결된 제4 트랜지스터;
    상기 제1 노드와 상기 제2 구동 전압 사이에 연결된 제5 트랜지스터; 및
    상기 제2 구동 전압과 상기 풀 다운 노드에 연결된 제6 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트는 서로 연결되며, 상기 제5 트랜지스터의 게이트는 상기 풀 업 노드에 연결된, 소스 드라이버.
  20. 제19항에 있어서,
    상기 방지 회로는 제2 오버 슈트 방지 회로를 더 포함하고,
    상기 제2 오버 슈트 방지 회로는,
    상기 제2 구동 전압과 상기 출력 노드 사이에 연결되면서 게이트와 드레인이 서로 연결된 제7 트랜지스터;
    상기 제2 구동 전압과 제2 노드에 연결된 제8 트랜지스터;
    상기 제2 노드와 상기 제1 구동 전압 사이에 연결된 제9 트랜지스터; 및
    상기 제1 구동 전압과 상기 풀 업 노드에 연결된 제10 트랜지스터
    를 포함하고,
    상기 제7 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 서로 연결되며, 상기 제9 트랜지스터의 게이트는 상기 풀 다운 노드에 연결된, 소스 드라이버.
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