JPS6028766A - サイリスタのゲ−ト制御装置 - Google Patents
サイリスタのゲ−ト制御装置Info
- Publication number
- JPS6028766A JPS6028766A JP13974583A JP13974583A JPS6028766A JP S6028766 A JPS6028766 A JP S6028766A JP 13974583 A JP13974583 A JP 13974583A JP 13974583 A JP13974583 A JP 13974583A JP S6028766 A JPS6028766 A JP S6028766A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- pulse
- analog
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サイリスクのゲート制御装置に関する。
第１図に従来のこの種のゲート制御装置、特に、ゲート
ターンオフサイリスク（以下、ＧＴＯと略記する）で構
成するチＥ＋ ソバを制御する為のオフゲートパルスを
作成するゲート制御装置を示す。図において、１はゲー
トオフ指令作成回路であって、ゲートオフパルスＯＦＦ
の出力タイミング（チジ・７バ周期をＴとする）を決定
する。２はデジタル式のオフパルス作成回路（カウンタ
回路）であって、ゲートオフ指令作成回路１が出力する
ゲートオフ指令信号（Ｈレベル）を受けると、その立上
りでトリガーされてクロック発振回路３が発生するクロ
ックパルスＣを計数するカウント動作を開始し、その計
数値が予め設定された所定値になるとリセットされて上
記カウント動作を停止する。このカウンタ回路２の出力
は上記所定値に対応する所望のパルス中ｔｗを持つ第２
図に示すゲートオフパルスＯＦＦとなり、増幅器４で増
幅さたのちゲートトランス駆動回路５にに供給され、ゲ
ートトランスを介してチョッパ主回路の図示しないＧＴ
Ｏのゲートに導かれる。第２図に示すＯＮはＧＴＯのゲ
ートオンパルスである。
ターンオフサイリスク（以下、ＧＴＯと略記する）で構
成するチＥ＋ ソバを制御する為のオフゲートパルスを
作成するゲート制御装置を示す。図において、１はゲー
トオフ指令作成回路であって、ゲートオフパルスＯＦＦ
の出力タイミング（チジ・７バ周期をＴとする）を決定
する。２はデジタル式のオフパルス作成回路（カウンタ
回路）であって、ゲートオフ指令作成回路１が出力する
ゲートオフ指令信号（Ｈレベル）を受けると、その立上
りでトリガーされてクロック発振回路３が発生するクロ
ックパルスＣを計数するカウント動作を開始し、その計
数値が予め設定された所定値になるとリセットされて上
記カウント動作を停止する。このカウンタ回路２の出力
は上記所定値に対応する所望のパルス中ｔｗを持つ第２
図に示すゲートオフパルスＯＦＦとなり、増幅器４で増
幅さたのちゲートトランス駆動回路５にに供給され、ゲ
ートトランスを介してチョッパ主回路の図示しないＧＴ
Ｏのゲートに導かれる。第２図に示すＯＮはＧＴＯのゲ
ートオンパルスである。
ＧＴＯの確実なターンオフを確保する為には、そのター
ンオフに際してゲートからカソード側へ適当な特性を持
つをゲート電流が流れる必要があるが、カウンタ回路２
はノイズに敏感で該ノイズの影響を受けて誤動作しやす
く、この為、上記ゲ−ト電流の値が不足したり、ゲート
電流の流れる期間が短くなったりして、ターンオフ失敗
が起こり、往々にしてＧＴＯの素子破壊に至ると云う欠
点があった。
ンオフに際してゲートからカソード側へ適当な特性を持
つをゲート電流が流れる必要があるが、カウンタ回路２
はノイズに敏感で該ノイズの影響を受けて誤動作しやす
く、この為、上記ゲ−ト電流の値が不足したり、ゲート
電流の流れる期間が短くなったりして、ターンオフ失敗
が起こり、往々にしてＧＴＯの素子破壊に至ると云う欠
点があった。
この発明は、上記従来の欠点を除去する為になされたも
ので、デジタル式のオフパルス作成回路に、ゲートオフ
パルスのパルス中をアナログ量で定めるアナログ式のオ
フパルス作成回路を並設することにより、従来に比し、
信頼性の高いサイリスクのゲート制御装置を提供するこ
とを目的とする。
ので、デジタル式のオフパルス作成回路に、ゲートオフ
パルスのパルス中をアナログ量で定めるアナログ式のオ
フパルス作成回路を並設することにより、従来に比し、
信頼性の高いサイリスクのゲート制御装置を提供するこ
とを目的とする。
以下、この発明の一実施例を図について説明する。
第３図において、第１図と同じ構成要素には同一符号を
付しである。６はアナログ型のオフパルス作成回路、例
えば、コンデンサの充電時間を利用して出力のパルス中
を決定する型のものであって、デジタル型のオフパルス
作成回路であるカウンタ２に対して並列的に接続され、
ゲートオフ指令信号（Ｈレベル）を受けると、カウンタ
回路２の出力と同しパルス中ｔｗのゲートオフパルスＯ
ＦＦを発生する。カウンタ回路２とオフパルス作成回路
６の両出力はオア回路７を通してゲートトランス駆動回
路５に供給される。
付しである。６はアナログ型のオフパルス作成回路、例
えば、コンデンサの充電時間を利用して出力のパルス中
を決定する型のものであって、デジタル型のオフパルス
作成回路であるカウンタ２に対して並列的に接続され、
ゲートオフ指令信号（Ｈレベル）を受けると、カウンタ
回路２の出力と同しパルス中ｔｗのゲートオフパルスＯ
ＦＦを発生する。カウンタ回路２とオフパルス作成回路
６の両出力はオア回路７を通してゲートトランス駆動回
路５に供給される。
この構成では、カウンタ回路２がノイズの影響で上記誤
動作しても、ノイズに強いアナログ型のオフパルス作成
回路６から正常なゲートオフパルスＯＦＦがオア素子７
を通してゲートトランス駆動回路５に供給されるためＧ
ＴＯのターンオフ失敗を防ぐことができる。
動作しても、ノイズに強いアナログ型のオフパルス作成
回路６から正常なゲートオフパルスＯＦＦがオア素子７
を通してゲートトランス駆動回路５に供給されるためＧ
ＴＯのターンオフ失敗を防ぐことができる。
なお、上記はゲートターンオフサイリスクのオフゲート
パルスの作成について述べたが、この発明は、該サイリ
スクに限定されるものではない。
パルスの作成について述べたが、この発明は、該サイリ
スクに限定されるものではない。
以上の如く、この発明によれば、ゲートオフパルスのパ
ルス中をデジタル量で決定するデジタル式オフパルス作
成回路の欠点を、上記パルス中をアナログ量で決定する
ノイズに強いアナログ式オフパルス作成回路で補うこと
ができるので、従来に比し、サイリスク制御の信頼性を
従来に比して大中に高めることができる。
ルス中をデジタル量で決定するデジタル式オフパルス作
成回路の欠点を、上記パルス中をアナログ量で決定する
ノイズに強いアナログ式オフパルス作成回路で補うこと
ができるので、従来に比し、サイリスク制御の信頼性を
従来に比して大中に高めることができる。
第１図は従来のサイリスクのゲート制御装置のブロック
構成図、第２図は波形図、第３図はこの発明の実施例に
よるサイリスクのゲート制御装置のブロック構成図であ
る。 図において、■−ゲートオフ指令作成回路、２・−テシ
タ）Ｌ／ 式オフパルス作成回路、３−クロック発振回
路、５−ゲートトランス駆動回路、６−・−アナログ式
オフパルス作成回路、７−オア回路。 代理人 大 岩 増 雄
構成図、第２図は波形図、第３図はこの発明の実施例に
よるサイリスクのゲート制御装置のブロック構成図であ
る。 図において、■−ゲートオフ指令作成回路、２・−テシ
タ）Ｌ／ 式オフパルス作成回路、３−クロック発振回
路、５−ゲートトランス駆動回路、６−・−アナログ式
オフパルス作成回路、７−オア回路。 代理人 大 岩 増 雄
Claims (1)
- ゲートオフパルスのパルス中をデジタル量を用いて定め
るデジタル式のオフパルス作成回路を具えるサイリスク
のゲート制御装置において、該オフパルス作成回路と並
列に、」二記パルス中をアナログ量で定めるアナログ式
オフパルス作成回路を設けたことを特徴とするサイリス
タのゲート制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13974583A JPS6028766A (ja) | 1983-07-28 | 1983-07-28 | サイリスタのゲ−ト制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13974583A JPS6028766A (ja) | 1983-07-28 | 1983-07-28 | サイリスタのゲ−ト制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028766A true JPS6028766A (ja) | 1985-02-13 |
Family
ID=15252386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13974583A Pending JPS6028766A (ja) | 1983-07-28 | 1983-07-28 | サイリスタのゲ−ト制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63315516A (ja) * | 1987-05-30 | 1988-12-23 | クレメンス・アーデルホルト | 化学反応性表面を有する硫酸バリウムの製造方法 |
-
1983
- 1983-07-28 JP JP13974583A patent/JPS6028766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63315516A (ja) * | 1987-05-30 | 1988-12-23 | クレメンス・アーデルホルト | 化学反応性表面を有する硫酸バリウムの製造方法 |
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