JPS631828B2 - - Google Patents
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- JPS631828B2 JPS631828B2 JP54018730A JP1873079A JPS631828B2 JP S631828 B2 JPS631828 B2 JP S631828B2 JP 54018730 A JP54018730 A JP 54018730A JP 1873079 A JP1873079 A JP 1873079A JP S631828 B2 JPS631828 B2 JP S631828B2
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- Japan
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- pulse
- circuit
- signal
- negative bias
- thyristor
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/525—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency
- H02M7/527—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、ゲートターンオフサイリスタ（以下
GTOという）のゲート制御方法に関するもので
ある。
GTOという）のゲート制御方法に関するもので
ある。
近年のパワーエレクトロニクスの進歩はめざま
しく、サイリスタ、トランジスタ等が、各方面で
広範囲に応用されるにつれ、電力用として、大容
量化高圧化への研究が進められ、4000V，3000A
級のサイリスタやジヤイアントトランジスタも開
発されている。
しく、サイリスタ、トランジスタ等が、各方面で
広範囲に応用されるにつれ、電力用として、大容
量化高圧化への研究が進められ、4000V，3000A
級のサイリスタやジヤイアントトランジスタも開
発されている。
一方、サイリスタに対して、主回路の簡素化、
効率の上昇、騒音の逓減等数々の長所を有する電
力素子として、ゲートターンオフサイリスタ（以
下単にGTOと記す）の開発も進められ、200〜
600A級の電力用GTOも出現している。しかし、
GTOは、特性上、短絡エミツタ構造を採用でき
ないため、サイリスタに比して、dv／dt耐量が
劣るのが、現状である。サイリスタの場合、スナ
バ回路として、0.1〜0.2μFのコンデンサを使用す
るのに対し、GTOは、１〜2μF以上のコンデン
サを必要とする。又、dv／dt耐量は、GTO自身
のゲート負バイアス電圧にも、依存性がある。第
１図は、ED＝600V，RG＝100Ωとして、VGを変
化させた時のdv／dt耐量の推移を示したグラフ
である。すなわち、数ボルトの負バイアス電圧を
印加することにより、1.5〜２倍程度のdv／dt耐
量増大の特性を得ることができる。この事は、当
然、GTOのスナバ回路の低減にも影響する。従
来、GTOは、小電力の信号回路等に応用されて
いたにすぎず、電力用GTOの場合に問題となる。
前記した事項に対する考慮はなされていなかつ
た。更に、GTOがサイリスタと異なる点は、オ
ンパルス、オフパルス、負バイアスの３種の信号
によりゲート制御を行なわなければならない点で
ある。
効率の上昇、騒音の逓減等数々の長所を有する電
力素子として、ゲートターンオフサイリスタ（以
下単にGTOと記す）の開発も進められ、200〜
600A級の電力用GTOも出現している。しかし、
GTOは、特性上、短絡エミツタ構造を採用でき
ないため、サイリスタに比して、dv／dt耐量が
劣るのが、現状である。サイリスタの場合、スナ
バ回路として、0.1〜0.2μFのコンデンサを使用す
るのに対し、GTOは、１〜2μF以上のコンデン
サを必要とする。又、dv／dt耐量は、GTO自身
のゲート負バイアス電圧にも、依存性がある。第
１図は、ED＝600V，RG＝100Ωとして、VGを変
化させた時のdv／dt耐量の推移を示したグラフ
である。すなわち、数ボルトの負バイアス電圧を
印加することにより、1.5〜２倍程度のdv／dt耐
量増大の特性を得ることができる。この事は、当
然、GTOのスナバ回路の低減にも影響する。従
来、GTOは、小電力の信号回路等に応用されて
いたにすぎず、電力用GTOの場合に問題となる。
前記した事項に対する考慮はなされていなかつ
た。更に、GTOがサイリスタと異なる点は、オ
ンパルス、オフパルス、負バイアスの３種の信号
によりゲート制御を行なわなければならない点で
ある。
第８図は従来のゲート制御回路を示すブロツク
図である。１は発振器であり、インバータの出力
周波数を決定する基準パルスを出力するものであ
る。この発振器１の出力パルスを図示のようにＡ
パルスとする。２は時間遅れ回路であり、Ａパル
スより所定の時間遅れを持たせたパルスを作るも
のである。これを図示のようにＢパルスとする。
３はＢパルスを入力として動作するリングカウン
タで、各相に対する信号を振分ける機能を有して
いる。４は各相のオフパルスの時期を決定するた
め、位相論理をとるオフパルス選択回路、３Ａは
オフパルス信号の出力時期にオンパルスが出力し
ないようにオンパルスの一部を削除する回路、４
Ｂはオンパルス信号の出力後、オフパルス信号が
重畳しないようにオフパルス出力時期を調整する
機能を有する回路、５はインバータ停止時に、変
調信号をブロツクする回路で、オンパルス、負バ
イアスのゲートブロツクを目的とする。６は変調
回路で、リングカウンタ３の出力信号の変調を行
なうものである。７は停止時に発振する発振器
で、停止時に負バイアスを印加することを目的と
する。８は停止指令により一斉にオフパルスを出
力するための回路、９は転流失敗時に全点弧を行
ない、以降ゲートブロツクする回路、１０，１１
は転流失敗時に負バイアス、オフパルスをゲート
ブロツクする回路、１２，１３，１４、はパルス
増幅回路、１５，１６，１７はパルストランス、
１８は論理和回路、１９は始動及び停止同期回
路、SIG１は変調信号、SIG２は転流失敗信号、
SIG３は停止及び始動信号、PONはオンパルス、
PNは負バイアス、POFFはオフパルスを示す。特
に、インバータ装置、チヨツパ装置、しや断器等
で、GTOを使用する場合、オンパルスとオフパ
ルスのタイミングが、重要であり、オンパルスの
パルス幅や、オフパルスの出力時期等の調節に、
前述の第７図中、オンパルス削除回路３Ａやオフ
パルス出力調整回路４Ｂのような複雑な回路を設
けた論理回路によるパルス信号作成手法が、しば
しば、問題になつた。
図である。１は発振器であり、インバータの出力
周波数を決定する基準パルスを出力するものであ
る。この発振器１の出力パルスを図示のようにＡ
パルスとする。２は時間遅れ回路であり、Ａパル
スより所定の時間遅れを持たせたパルスを作るも
のである。これを図示のようにＢパルスとする。
３はＢパルスを入力として動作するリングカウン
タで、各相に対する信号を振分ける機能を有して
いる。４は各相のオフパルスの時期を決定するた
め、位相論理をとるオフパルス選択回路、３Ａは
オフパルス信号の出力時期にオンパルスが出力し
ないようにオンパルスの一部を削除する回路、４
Ｂはオンパルス信号の出力後、オフパルス信号が
重畳しないようにオフパルス出力時期を調整する
機能を有する回路、５はインバータ停止時に、変
調信号をブロツクする回路で、オンパルス、負バ
イアスのゲートブロツクを目的とする。６は変調
回路で、リングカウンタ３の出力信号の変調を行
なうものである。７は停止時に発振する発振器
で、停止時に負バイアスを印加することを目的と
する。８は停止指令により一斉にオフパルスを出
力するための回路、９は転流失敗時に全点弧を行
ない、以降ゲートブロツクする回路、１０，１１
は転流失敗時に負バイアス、オフパルスをゲート
ブロツクする回路、１２，１３，１４、はパルス
増幅回路、１５，１６，１７はパルストランス、
１８は論理和回路、１９は始動及び停止同期回
路、SIG１は変調信号、SIG２は転流失敗信号、
SIG３は停止及び始動信号、PONはオンパルス、
PNは負バイアス、POFFはオフパルスを示す。特
に、インバータ装置、チヨツパ装置、しや断器等
で、GTOを使用する場合、オンパルスとオフパ
ルスのタイミングが、重要であり、オンパルスの
パルス幅や、オフパルスの出力時期等の調節に、
前述の第７図中、オンパルス削除回路３Ａやオフ
パルス出力調整回路４Ｂのような複雑な回路を設
けた論理回路によるパルス信号作成手法が、しば
しば、問題になつた。
本発明は、上記、GTO素子の特性、留意点を
考慮してなされたもので、運転、停止、故障停止
等の各種状況下において、主回路をGTOで構成
した装置に最適なゲート制御方法を提供すること
を目的とする。
考慮してなされたもので、運転、停止、故障停止
等の各種状況下において、主回路をGTOで構成
した装置に最適なゲート制御方法を提供すること
を目的とする。
以下、本発明を図面を参照して説明する。第２
図は本発明をインバータに適用した場合の一実施
例を示す構成図で、１は発振器であり、インバー
タの出力周波数を決定する基準の発振器である。
この発振器の出力パルスを図示のように、Ａパル
スとする。２は、時間遅れ回路であり、Ａパルス
より、所定の時間遅れを持たせたパルスを作る。
これを図示のように、Ｂパルスとする。３は、Ｂ
パルスを入力として動作するリングカウンタで、
各相に対する信号を振り分ける機能を持つ。４
は、各相のオフパルスの時期を決定するため、位
相論理をとるオフパルス選択回路、５は、インバ
ータ停止時に、変調信号をブロツクする回路で、
オンパルス、負バイアスのゲートブロツクを目的
とする。６は、変調回路で、リングカウンタ３の
出力信号の変調を行なう。７は、停止時に発振す
る発振器で、停止時に負バイアスを印加すること
を目的とする。８は、停止指令により、一斉に、
オフパルスを出力するための回路、９は、転流失
敗時に、全点弧を行ない、以降、ゲートブロツク
する回路、１０，１１は転失時に、負バイアス、
オフパルスをゲートブロツクする回路、１２，１
３，１４は、パルス増幅回路、１５，１６，１７
は、パルストランス、１８は、論理和、１９は、
始動及び停止同期回路、SIG１は、変調信号、
SIG２は、転流失敗信号、SIG３は、停止及び始
動信号、PONは、オンパルス、PNは、負バイア
ス、POFFはオフパルスを示す。
図は本発明をインバータに適用した場合の一実施
例を示す構成図で、１は発振器であり、インバー
タの出力周波数を決定する基準の発振器である。
この発振器の出力パルスを図示のように、Ａパル
スとする。２は、時間遅れ回路であり、Ａパルス
より、所定の時間遅れを持たせたパルスを作る。
これを図示のように、Ｂパルスとする。３は、Ｂ
パルスを入力として動作するリングカウンタで、
各相に対する信号を振り分ける機能を持つ。４
は、各相のオフパルスの時期を決定するため、位
相論理をとるオフパルス選択回路、５は、インバ
ータ停止時に、変調信号をブロツクする回路で、
オンパルス、負バイアスのゲートブロツクを目的
とする。６は、変調回路で、リングカウンタ３の
出力信号の変調を行なう。７は、停止時に発振す
る発振器で、停止時に負バイアスを印加すること
を目的とする。８は、停止指令により、一斉に、
オフパルスを出力するための回路、９は、転流失
敗時に、全点弧を行ない、以降、ゲートブロツク
する回路、１０，１１は転失時に、負バイアス、
オフパルスをゲートブロツクする回路、１２，１
３，１４は、パルス増幅回路、１５，１６，１７
は、パルストランス、１８は、論理和、１９は、
始動及び停止同期回路、SIG１は、変調信号、
SIG２は、転流失敗信号、SIG３は、停止及び始
動信号、PONは、オンパルス、PNは、負バイア
ス、POFFはオフパルスを示す。
次に、本実施例を、図示しないGTOで構成さ
れる３相ブリツジインバータ回路を例により、第
２図、第３図を参照して、詳細に説明する。但
し、以下の説明において、数字に括弧を付したも
のは、その回路の機能が、動作していないことを
示すものとする。第３図において、時刻t1′以前
までは、停止中を示し、７−１８−１０−１３−
１６の過程で、補助発振器７により、全相に対し
て、負バイアスが加えられている。時刻t1′にお
いて、始動信号SIG３が与えられると、同期回路
１９により、Ｂパルスと同期して、時刻t1から、
インバータは、始動する。すなわち、補助発振器
７は停止し、変調停止回路５が解除され、オンパ
ルスは、３−６−９−１２−１５の過程で、負バ
イアスは、３−６−１８−１０−１３−１６の過
程で、オフパルスは、３−４−８−１１−１４−
１７の過程で、各相に対して、所定の順序で与え
られる。ここで、オンパルスPON、負バイアスパ
ルスPNは、Ｂパルスに同期し、オフパルスPOFF
は、Ａパルスに同期し、オフパルス選択回路４に
より、第３図に示す所定の時期に出力される。パ
ルストランス１５〜１７より出力されるパルス
は、オンパルスPONの場合、波高値0.5〜0.6A程度
の電流であり、一方、オフパルスPOFFは、波高値
100〜200A、パルス幅50〜60μsのパルス電流であ
り、オンパルスPONとオフパルスPOFFの重なり部
分は、見掛け上、オンパルスが消滅し、所望のパ
ルス幅とすることができ、この手法によれば、論
理回路により、オンパルス幅を削除して、オンパ
ルス、オフパルスのタイミングを調整する必要が
ない。次に、時刻t2′において、停止信号SIG３が
与えられると、同期回路１９により、Ａパルスと
同期して、時刻t2にて、インバータは停止する。
すなわち、t2において、オフパルスPOFFが、８−
１１−１４−１７の過程で一斉に出力されると同
時に変調停止回路５により、オンパルスPON、負
バイアスPNは、ゲートブロツクされる。一方、
補助発振器７が発振を開始し、７−１８−１０−
１３−１６の過程で負バイアスPNが全アームに
一斉に加えられ、時刻t1′以前の状態にもどる。
時刻t1′と同様に、再び時刻t3′にて始動信号SIG３
が与えられると、インバータは動作を開始する。
時刻t4において、転流失敗信号SIG２が与えられ
ると、オンパルスPONは、９−１２−１５の過程
で全相に一斉に与えられ、その後、ゲートブロツ
クされ、同時に、負バイアスPNは、ゲートブロ
ツク回路１０、オフパルスPOFFは、ゲートブロツ
ク回路１１の回路により、ゲートブロツクされ、
時刻t4以降は、故障停止となる。通常、転流失敗
時の保護として、主回路の遮断器あるいはノーヒ
ユーズブレーカのトリツプが並行して行なわれる
ため、所定の検査あるいは故障対策後、主回路の
入力電源が再投入され、インバータは、再び時刻
t′1以前の状態へ復帰する。また、第７図に示す
ようにオフパルス出力時期とオンパルスとを重畳
させて与える時、重畳したオンパルスの部分が出
力しないようにオフパルス論理信号で、オンパル
ス論理信号を鎖錠する回路９Ａを設けて構成して
も良い。
れる３相ブリツジインバータ回路を例により、第
２図、第３図を参照して、詳細に説明する。但
し、以下の説明において、数字に括弧を付したも
のは、その回路の機能が、動作していないことを
示すものとする。第３図において、時刻t1′以前
までは、停止中を示し、７−１８−１０−１３−
１６の過程で、補助発振器７により、全相に対し
て、負バイアスが加えられている。時刻t1′にお
いて、始動信号SIG３が与えられると、同期回路
１９により、Ｂパルスと同期して、時刻t1から、
インバータは、始動する。すなわち、補助発振器
７は停止し、変調停止回路５が解除され、オンパ
ルスは、３−６−９−１２−１５の過程で、負バ
イアスは、３−６−１８−１０−１３−１６の過
程で、オフパルスは、３−４−８−１１−１４−
１７の過程で、各相に対して、所定の順序で与え
られる。ここで、オンパルスPON、負バイアスパ
ルスPNは、Ｂパルスに同期し、オフパルスPOFF
は、Ａパルスに同期し、オフパルス選択回路４に
より、第３図に示す所定の時期に出力される。パ
ルストランス１５〜１７より出力されるパルス
は、オンパルスPONの場合、波高値0.5〜0.6A程度
の電流であり、一方、オフパルスPOFFは、波高値
100〜200A、パルス幅50〜60μsのパルス電流であ
り、オンパルスPONとオフパルスPOFFの重なり部
分は、見掛け上、オンパルスが消滅し、所望のパ
ルス幅とすることができ、この手法によれば、論
理回路により、オンパルス幅を削除して、オンパ
ルス、オフパルスのタイミングを調整する必要が
ない。次に、時刻t2′において、停止信号SIG３が
与えられると、同期回路１９により、Ａパルスと
同期して、時刻t2にて、インバータは停止する。
すなわち、t2において、オフパルスPOFFが、８−
１１−１４−１７の過程で一斉に出力されると同
時に変調停止回路５により、オンパルスPON、負
バイアスPNは、ゲートブロツクされる。一方、
補助発振器７が発振を開始し、７−１８−１０−
１３−１６の過程で負バイアスPNが全アームに
一斉に加えられ、時刻t1′以前の状態にもどる。
時刻t1′と同様に、再び時刻t3′にて始動信号SIG３
が与えられると、インバータは動作を開始する。
時刻t4において、転流失敗信号SIG２が与えられ
ると、オンパルスPONは、９−１２−１５の過程
で全相に一斉に与えられ、その後、ゲートブロツ
クされ、同時に、負バイアスPNは、ゲートブロ
ツク回路１０、オフパルスPOFFは、ゲートブロツ
ク回路１１の回路により、ゲートブロツクされ、
時刻t4以降は、故障停止となる。通常、転流失敗
時の保護として、主回路の遮断器あるいはノーヒ
ユーズブレーカのトリツプが並行して行なわれる
ため、所定の検査あるいは故障対策後、主回路の
入力電源が再投入され、インバータは、再び時刻
t′1以前の状態へ復帰する。また、第７図に示す
ようにオフパルス出力時期とオンパルスとを重畳
させて与える時、重畳したオンパルスの部分が出
力しないようにオフパルス論理信号で、オンパル
ス論理信号を鎖錠する回路９Ａを設けて構成して
も良い。
停止中、パルストランス１６を介して負バイア
スを印加する方法としては、第２図に示したよう
に、補助発振器７を用いて、停止信号と同時に発
振させ、負バイアス信号を作る以外に、第４図に
示すように、停止信号により解除され、変調信号
をパスする回路５′を用いて、補助発振器７を省
略してもよい。又、オンパルスPON、オフパルス
POFFのタイミングは、第２図における時間遅れ回
路２の調整で、Ａパルス、Ｂパルスの位相差を変
化させ、設定できるが、これに伴ない、オフパル
スPOFFのパルス幅を調整する機能として、第５図
に示すように、単安定マルチ回路２０を追加し、
その時定数変化により、所望のパルス幅に設定す
るように構成してもよい。
スを印加する方法としては、第２図に示したよう
に、補助発振器７を用いて、停止信号と同時に発
振させ、負バイアス信号を作る以外に、第４図に
示すように、停止信号により解除され、変調信号
をパスする回路５′を用いて、補助発振器７を省
略してもよい。又、オンパルスPON、オフパルス
POFFのタイミングは、第２図における時間遅れ回
路２の調整で、Ａパルス、Ｂパルスの位相差を変
化させ、設定できるが、これに伴ない、オフパル
スPOFFのパルス幅を調整する機能として、第５図
に示すように、単安定マルチ回路２０を追加し、
その時定数変化により、所望のパルス幅に設定す
るように構成してもよい。
更に、第６図に示すように、オンパルスとオフ
パルスの重畳期間においてオンパルスが出力しな
いようにゲートブロツクする回路２１を付加して
構成してもよい。
パルスの重畳期間においてオンパルスが出力しな
いようにゲートブロツクする回路２１を付加して
構成してもよい。
なお、上記実施例では本発明をインバータ装置
に適用した場合について述べたが、GTOを使用
したチヨツパ装置、しや断器等においても前述同
様に適用実施することができるものである。
に適用した場合について述べたが、GTOを使用
したチヨツパ装置、しや断器等においても前述同
様に適用実施することができるものである。
以上、説明したように、本発明によれば次のよ
うな効果が得られる。
うな効果が得られる。
(1) インバータ等のGTOを使用した装置の停止
中に、パルストランスを介して負バイアスを印
加することにより、GTOの誤点弧防止、スナ
バ素子容量の低減等の効果を上げることができ
る。
中に、パルストランスを介して負バイアスを印
加することにより、GTOの誤点弧防止、スナ
バ素子容量の低減等の効果を上げることができ
る。
(2) パルストランスを介して、オフパルスをオン
パルスに重畳させ、オンパルスの一部を消滅さ
せることにより、パルス信号作成過程が単純化
できる。
パルスに重畳させ、オンパルスの一部を消滅さ
せることにより、パルス信号作成過程が単純化
できる。
(3) オンパルス論理信号をオフパルス論理信号で
鎖錠してオンパルスPONとオフパルスPOFFの出
力時期の間に隙間を持たせないことにより、
GTOが中途半端なオフの状態になることを防
止する効果を上げることができる。
鎖錠してオンパルスPONとオフパルスPOFFの出
力時期の間に隙間を持たせないことにより、
GTOが中途半端なオフの状態になることを防
止する効果を上げることができる。
(4) 通常停止時に一斉にオフパルスを出力するこ
とにより、GTOが停止時に中途半端なオフ状
態となることを防止することができる。
とにより、GTOが停止時に中途半端なオフ状
態となることを防止することができる。
第１図は、GTO素子のdv／dt特性例を示すグ
ラフ、第２図は、本発明のゲート制御回路の実施
例を示すブロツク図、第３図は、本発明実施時の
パルスのタイミングチヤート、第４図乃至第７図
はそれぞれ本発明の他の実施例を示す図、第８図
は従来のゲート制御回路を示すブロツク図であ
る。 １……発振器、２……時間遅れ回路、３……リ
ングカウンタ、４……オフパルス選択回路、５…
…変調停止回路、６……変調回路、７……補助発
振器、８……全出力回路、９……全点弧回路、１
０，１１……ゲートブロツク回路、１２，１３，
１４……パルス増幅回路、１５，１６，１７……
パルストランス、１８……オア回路、１９……同
期回路、２０……単安定マルチ回路、PON……オ
ンパルス、PN……負バイアス、POFF……オフパル
ス、５′……停止時に変調信号をパスする回路、
SIG１……変調信号、SIG２……転流失敗検出信
号、SIG３……始動及び停止信号。
ラフ、第２図は、本発明のゲート制御回路の実施
例を示すブロツク図、第３図は、本発明実施時の
パルスのタイミングチヤート、第４図乃至第７図
はそれぞれ本発明の他の実施例を示す図、第８図
は従来のゲート制御回路を示すブロツク図であ
る。 １……発振器、２……時間遅れ回路、３……リ
ングカウンタ、４……オフパルス選択回路、５…
…変調停止回路、６……変調回路、７……補助発
振器、８……全出力回路、９……全点弧回路、１
０，１１……ゲートブロツク回路、１２，１３，
１４……パルス増幅回路、１５，１６，１７……
パルストランス、１８……オア回路、１９……同
期回路、２０……単安定マルチ回路、PON……オ
ンパルス、PN……負バイアス、POFF……オフパル
ス、５′……停止時に変調信号をパスする回路、
SIG１……変調信号、SIG２……転流失敗検出信
号、SIG３……始動及び停止信号。
Claims (1)
- 【特許請求の範囲】 １ ゲートターンオフサイリスタの出力の基準に
なるＡパルスを発生する発振器、前記Ａパルスに
対して所定の時間遅れを持つＢパルスを発生する
時間遅れ回路を備え、前記Ｂパルスに同期させて
オンパルス信号を導出する手段と、前記Ａパルス
に同期させてオフパルス信号を導出する手段とを
有し、運転時にはオフパルス出力時期をオンパル
スと重畳させて与えることを特徴とするゲートタ
ーンオフサイリスタのゲート制御方法。 ２ オフパルスの波高値はオンパルスの波高値よ
り大きな値とした特許請求の範囲第１項に記載の
ゲートターンオフサイリスタのゲート制御方法。 ３ ゲートターンオフサイリスタの出力の基準に
なるＡパルスを発生する発振器、前記Ａパルスに
対して所定の時間遅れを持つＢパルスを発生する
時間遅れ回路を備え、前記Ｂパルスに同期させて
オンパルス信号を導出する手段と、前記Ａパルス
に同期させてオフパルス信号を導出する手段と、
負バイアスを導出する手段とを有し、運転時には
オフパルス出力時期をオンパルスと重畳させて与
え、該オフパルス消失後負バイアスを与えるよう
にしたことを特徴とするゲートターンオフサイリ
スタのゲート制御方法。 ４ ゲートターンオフサイリスタの出力の基準に
なるＡパルスを発生する発振器、前記Ａパルスに
対して所定の時間遅れを持つＢパルスを発生する
時間遅れ回路を備え、前記Ｂパルスに同期させて
オンパルス信号を導出する手段と、前記Ａパルス
に同期させてオフパルス信号を導出する手段と、
負バイアスを導出する手段と、ゲートターンオフ
サイリスタで構成された装置の転流失敗を検出す
る手段とを有し、運転時にはオフパルス出力時期
をオンパルスと重畳させて与えて該オフパルス消
失後負バイアスを与え、転流失敗時には全相一斉
にオンパルスを供給した後にオンパルス、オフパ
ルス及び負バイアス信号を全てブロツクするよう
にしたことを特徴とするゲートターンオフサイリ
スタのゲート制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1873079A JPS55111672A (en) | 1979-02-20 | 1979-02-20 | Inverter gate control system using gate turn off thyristor |
| DE3006035A DE3006035C2 (de) | 1979-02-20 | 1980-02-18 | Gate-Steuerschaltung für einen Wechselrichter |
| US06/122,826 US4301500A (en) | 1979-02-20 | 1980-02-19 | Gate control system of the inverter using gate-turn-off thyristors |
| GB8005604A GB2047016B (en) | 1979-02-20 | 1980-02-19 | Gate control system of an inverter using gto thyristors |
| CH1372/80A CH651430A5 (de) | 1979-02-20 | 1980-02-20 | Vorrichtung zur steuerung eines umformers mit gto-thyristoren. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1873079A JPS55111672A (en) | 1979-02-20 | 1979-02-20 | Inverter gate control system using gate turn off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55111672A JPS55111672A (en) | 1980-08-28 |
| JPS631828B2 true JPS631828B2 (ja) | 1988-01-14 |
Family
ID=11979776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1873079A Granted JPS55111672A (en) | 1979-02-20 | 1979-02-20 | Inverter gate control system using gate turn off thyristor |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4301500A (ja) |
| JP (1) | JPS55111672A (ja) |
| CH (1) | CH651430A5 (ja) |
| DE (1) | DE3006035C2 (ja) |
| GB (1) | GB2047016B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758416A (en) * | 1980-09-26 | 1982-04-08 | Mitsubishi Electric Corp | Gate control method and gate circuit for gto |
| KR102290384B1 (ko) | 2015-02-16 | 2021-08-17 | 삼성전자주식회사 | 누설 전류 기반의 지연 회로 |
| CN107465337B (zh) * | 2017-08-25 | 2020-11-20 | 全球能源互联网研究院 | 应用于igbt串联功率模块的驱动同步控制保护方法和装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1067741A (en) * | 1963-03-21 | 1967-05-03 | Lucas Industries Ltd | Inverters |
| US3364440A (en) * | 1965-03-31 | 1968-01-16 | Texas Instruments Inc | Inverter circuits |
| DE2323826C3 (de) * | 1973-05-11 | 1984-07-26 | Brown, Boveri & Cie Ag, 6800 Mannheim | Steuereinrichtung für eine ein- oder mehrphasige Wechselrichteranordnung |
| JPS52115325A (en) * | 1976-03-24 | 1977-09-27 | Mitsubishi Electric Corp | Commutation auxiliary electric source circit of power inverter |
| US4215394A (en) * | 1978-06-29 | 1980-07-29 | Oxy Metal Industries Corp. | Control logic for an inverter ripple controlled power system |
-
1979
- 1979-02-20 JP JP1873079A patent/JPS55111672A/ja active Granted
-
1980
- 1980-02-18 DE DE3006035A patent/DE3006035C2/de not_active Expired
- 1980-02-19 GB GB8005604A patent/GB2047016B/en not_active Expired
- 1980-02-19 US US06/122,826 patent/US4301500A/en not_active Expired - Lifetime
- 1980-02-20 CH CH1372/80A patent/CH651430A5/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3006035C2 (de) | 1985-08-08 |
| US4301500A (en) | 1981-11-17 |
| GB2047016A (en) | 1980-11-19 |
| JPS55111672A (en) | 1980-08-28 |
| CH651430A5 (de) | 1985-09-13 |
| GB2047016B (en) | 1983-03-30 |
| DE3006035A1 (de) | 1980-08-21 |
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