JPS6028764A - ゲ−トタ−ンオフサイリスタのスナツバ回路 - Google Patents
ゲ−トタ−ンオフサイリスタのスナツバ回路Info
- Publication number
- JPS6028764A JPS6028764A JP13974083A JP13974083A JPS6028764A JP S6028764 A JPS6028764 A JP S6028764A JP 13974083 A JP13974083 A JP 13974083A JP 13974083 A JP13974083 A JP 13974083A JP S6028764 A JPS6028764 A JP S6028764A
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- turn
- snubber
- capacitor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は低損失で、しかもゲートターンオフサイリス
タのターンオフ責務を軽減することができるゲートター
ンオフサイリスタのスナツバ回路に関するものである。
タのターンオフ責務を軽減することができるゲートター
ンオフサイリスタのスナツバ回路に関するものである。
第１図は従来のゲートターンオフサイリスタのスナツバ
回路を示す回路図である。同図において（１１はゲート
ターンオフサイリスタ（以下ＧＴＯと言う）、（２）は
カソードがＧ Ｔ ０（１１の陽極に接続され、アノー
ドがＧＴＯ（１１の陰極に接続されるフライホイールダ
イオード、（３）は前記ＧＴＯ（１１のゲート回路、（
４）はカソードがノード（５）に接続され、アノードが
ＧＴＯ（１１のアノードに接続される整流ダイオード、
（６）は一端がこの整流ダイオード（４）のアノードに
接続され、他端がノード（５）に接続される放電抵抗、
（力は一端がノード（５）に接続され、他端がＧＴＯ（
１１のカソードに接続される容量Ｃのスナツバコンデン
サ、（８）はインダクタンスＬの配線リアクトルである
。
回路を示す回路図である。同図において（１１はゲート
ターンオフサイリスタ（以下ＧＴＯと言う）、（２）は
カソードがＧ Ｔ ０（１１の陽極に接続され、アノー
ドがＧＴＯ（１１の陰極に接続されるフライホイールダ
イオード、（３）は前記ＧＴＯ（１１のゲート回路、（
４）はカソードがノード（５）に接続され、アノードが
ＧＴＯ（１１のアノードに接続される整流ダイオード、
（６）は一端がこの整流ダイオード（４）のアノードに
接続され、他端がノード（５）に接続される放電抵抗、
（力は一端がノード（５）に接続され、他端がＧＴＯ（
１１のカソードに接続される容量Ｃのスナツバコンデン
サ、（８）はインダクタンスＬの配線リアクトルである
。
次に、上記構成によるゲートターンオフサイリスクのス
ナツバ回路の動作について説明する。まず、ＧＴＯｔｌ
ｌのゲートにオフ信号が入り、ＧＴＯ（１）がオフ状態
になると、今までＧ Ｔ ０１１１に流れていた電流は
整流ダイオード（４）およびスナツバコンデンサ（力を
通して流れるため、このスナツバコンデンサ（７）は充
電される。このスナツバコンデンサ（力の充電電圧が回
路の電源電圧と電流変化に伴なう配線リアクトル（８）
の和に等しい値まで充電されたところで、スナツバ電流
はしゃ断される。この充電電圧の値は放電抵抗（６）を
通してＧＴＯ（１１に印加され、ＧＴ（］１１のター／
オフ電圧となるため、ＧＴＯｆｌｌのターンオフ責務を
下げるためには低い値に抑えることが望ましい。この電
圧は次式でめることができる。
ナツバ回路の動作について説明する。まず、ＧＴＯｔｌ
ｌのゲートにオフ信号が入り、ＧＴＯ（１）がオフ状態
になると、今までＧ Ｔ ０１１１に流れていた電流は
整流ダイオード（４）およびスナツバコンデンサ（力を
通して流れるため、このスナツバコンデンサ（７）は充
電される。このスナツバコンデンサ（力の充電電圧が回
路の電源電圧と電流変化に伴なう配線リアクトル（８）
の和に等しい値まで充電されたところで、スナツバ電流
はしゃ断される。この充電電圧の値は放電抵抗（６）を
通してＧＴＯ（１１に印加され、ＧＴ（］１１のター／
オフ電圧となるため、ＧＴＯｆｌｌのターンオフ責務を
下げるためには低い値に抑えることが望ましい。この電
圧は次式でめることができる。
Ｖｃ ＃ ＶＢ ＋ Ｘｙ’τ
ただし、ＶＢは電源電圧、ｌ１ｄＧＴＯ（ｌｌのしゃ断
電流、Ｌは配線リアクトルである。
電流、Ｌは配線リアクトルである。
しかしながら、従来のゲートター／オアサイリスクのス
ナツバ回路では上記電圧ＶＣの値を低く抑えるためには
スナツバコンデンサ（７）の容量Ｃの値を大きくするこ
とが望ましいが、このスナツバコンデンサ（７）の容量
Ｃの値を大きくすると、ＧＴＯ（１）のターンオン時に
スナツバコンデンサ（７）に充電された電荷がすべて放
電抵抗（６）で消費されることになシ、電力損失が増大
する。すなわち、放電抵抗（６）で消費される損失Ｐは
次式で示すように、容量Ｃの値に比例する。
ナツバ回路では上記電圧ＶＣの値を低く抑えるためには
スナツバコンデンサ（７）の容量Ｃの値を大きくするこ
とが望ましいが、このスナツバコンデンサ（７）の容量
Ｃの値を大きくすると、ＧＴＯ（１）のターンオン時に
スナツバコンデンサ（７）に充電された電荷がすべて放
電抵抗（６）で消費されることになシ、電力損失が増大
する。すなわち、放電抵抗（６）で消費される損失Ｐは
次式で示すように、容量Ｃの値に比例する。
ただし、ｆはＧ Ｔ Ｏ（１１のオン・オフの周波数で
ある。このように、ＧＴＯ（１１のターンオフ責務を軽
減するため、スナツバコンデンサ（７）の容量Ｃを増す
と、スナツバ回路の損失が増加し、効率が低下する欠点
があった。
ある。このように、ＧＴＯ（１１のターンオフ責務を軽
減するため、スナツバコンデンサ（７）の容量Ｃを増す
と、スナツバ回路の損失が増加し、効率が低下する欠点
があった。
したがって、この発明の目的はＧＴＯ（１１のターンオ
フ時のみ、スナツバコンデンサの見掛は上の容量を増し
て、オフ電圧の上昇を抑制し、ＧＴＯ（１１のターンオ
ン時にはスナツバコンデンサの見掛は上の容量を下げて
、回路損失を増すことなく、オフ電圧を抑制するゲート
ターンオフサイリスタのスナツバ回路を提供するもので
ある。
フ時のみ、スナツバコンデンサの見掛は上の容量を増し
て、オフ電圧の上昇を抑制し、ＧＴＯ（１１のターンオ
ン時にはスナツバコンデンサの見掛は上の容量を下げて
、回路損失を増すことなく、オフ電圧を抑制するゲート
ターンオフサイリスタのスナツバ回路を提供するもので
ある。
このような目的を達成するため、この発明はＧＴＯの陽
極・陰極間に、陽極が共通になるように接続される逆導
通サイリスタまたは逆並列ダイオード付逆阻止サイリス
タなどとコンデンサの直列接続体と、前記ＧＴＯのオフ
信号と同時に前記逆導通サイリスタまたは逆並列ダイオ
ード付逆阻止サイリスクなどにターンオン信号を与える
ゲート回路とを備えるものであシ、以下実施例を用いて
詳細に説明する。
極・陰極間に、陽極が共通になるように接続される逆導
通サイリスタまたは逆並列ダイオード付逆阻止サイリス
タなどとコンデンサの直列接続体と、前記ＧＴＯのオフ
信号と同時に前記逆導通サイリスタまたは逆並列ダイオ
ード付逆阻止サイリスクなどにターンオン信号を与える
ゲート回路とを備えるものであシ、以下実施例を用いて
詳細に説明する。
第２図はこの発明に係るゲートターンオフサイリスタの
スナツバ回路の一実施例を示す回路図である。同図にお
いて、（９）は一端が（：、 Ｔ Ｏ（１１のカソード
に接続されるスナツバコンデンサ、叫はカソードがこの
スナツバコンデンサ（９）の他端に接続され、アノード
がＧＴＯＩＩＩのアノードに接続される逆導通サイリス
タ、Ｑｌｌはこの逆導通サイリスタのゲートとカソード
間に接続され、ＧＴＯ（１１のターンオン信号と同期し
てターンオン信号を発生するゲート回路である。
スナツバ回路の一実施例を示す回路図である。同図にお
いて、（９）は一端が（：、 Ｔ Ｏ（１１のカソード
に接続されるスナツバコンデンサ、叫はカソードがこの
スナツバコンデンサ（９）の他端に接続され、アノード
がＧＴＯＩＩＩのアノードに接続される逆導通サイリス
タ、Ｑｌｌはこの逆導通サイリスタのゲートとカソード
間に接続され、ＧＴＯ（１１のターンオン信号と同期し
てターンオン信号を発生するゲート回路である。
次に、上記構成によるゲートターンオアサイリスタのス
ナツバ回路の動作について説明する。まず、初期状態と
して、スナツバコンデンサ（９）は図示の極性に充電さ
れているものとする。次に、ＧＴＯ（１１がオンし、負
荷電流を供給している状態で、ゲート回路（３）より、
ＧＴＯｉｌｌにターンオフ信号が加えられると、このタ
ーンオフ信号と同期して、逆導通サイリスタＱＯＩのゲ
ート回路αＢはターンオン信号を発生する。このため、
逆導通サイリスタ（１０１はターンオンする。そして、
この逆導通サイリスタＱ（１がターンオンすると、スナ
ツバコンデンサ（９）の充電電荷はフライホイールダイ
オード（２１を通って、逆導通サイリスタ０１に流れ、
スナツバコンデンサ（９）の充電電圧を図示と往道の極
性に再充電する。このとき、スナツバコンデンサ（９）
の充電電圧は回路損失により、電源電圧より低い値に減
衰（約８０−以下）している。つづいて、ＧＴＯ（１１
がターンオフすると、ＧＴＯ（１１に流れていた負荷電
流はスナツバ回路の整流ダイオード（４）を通して、ス
ナツバコンデンサ（力を充電する。そして、このスナツ
バコンデンサ（７）の充電電圧が、スナツバコンデンサ
（９）の充電電圧以上になると、負荷電流は逆導通サイ
リスタＯＱを通して、スナツバコンデンサ（９）も充電
される。すなわち、この状態におけるスナツバコンデン
サの容量はスナツバコンデンサ（力とスナツバコンデン
サ（９）の和となる。したがって、スナツバコンデンサ
（９）の容量をＣａとすれば、ＧＴ（］１１に印加され
るターンオフ電圧は次式で示すことができる。
ナツバ回路の動作について説明する。まず、初期状態と
して、スナツバコンデンサ（９）は図示の極性に充電さ
れているものとする。次に、ＧＴＯ（１１がオンし、負
荷電流を供給している状態で、ゲート回路（３）より、
ＧＴＯｉｌｌにターンオフ信号が加えられると、このタ
ーンオフ信号と同期して、逆導通サイリスタＱＯＩのゲ
ート回路αＢはターンオン信号を発生する。このため、
逆導通サイリスタ（１０１はターンオンする。そして、
この逆導通サイリスタＱ（１がターンオンすると、スナ
ツバコンデンサ（９）の充電電荷はフライホイールダイ
オード（２１を通って、逆導通サイリスタ０１に流れ、
スナツバコンデンサ（９）の充電電圧を図示と往道の極
性に再充電する。このとき、スナツバコンデンサ（９）
の充電電圧は回路損失により、電源電圧より低い値に減
衰（約８０−以下）している。つづいて、ＧＴＯ（１１
がターンオフすると、ＧＴＯ（１１に流れていた負荷電
流はスナツバ回路の整流ダイオード（４）を通して、ス
ナツバコンデンサ（力を充電する。そして、このスナツ
バコンデンサ（７）の充電電圧が、スナツバコンデンサ
（９）の充電電圧以上になると、負荷電流は逆導通サイ
リスタＯＱを通して、スナツバコンデンサ（９）も充電
される。すなわち、この状態におけるスナツバコンデン
サの容量はスナツバコンデンサ（力とスナツバコンデン
サ（９）の和となる。したがって、スナツバコンデンサ
（９）の容量をＣａとすれば、ＧＴ（］１１に印加され
るターンオフ電圧は次式で示すことができる。
ＶＣ！；ＶＢ十ＩＳ／Ｔ−
Ｃ＋Ｃａ
したがって、スナツバコンデンサ（９）の容量Ｃａを加
えた分だけ電圧が低下する。次に、ＧＴＯ（１）がター
ンオンすると、スナツバコンデンサ（力の充電電圧は放
電抵抗（６）を介して放電し、すべて回路損失となるが
、スナツバコンデンサ（９）の充電電圧は逆導通サイリ
スタＯＩのダイオード部を通して放電し、再び図示の極
性に反転する。この場合、スナツバコンデンサ（９）の
放電容量には損失要素がないため、回路損失は極めて低
く、スナツバコンデンサ（９）の充電電圧は約９０％程
度に低減するにすぎない。
えた分だけ電圧が低下する。次に、ＧＴＯ（１）がター
ンオンすると、スナツバコンデンサ（力の充電電圧は放
電抵抗（６）を介して放電し、すべて回路損失となるが
、スナツバコンデンサ（９）の充電電圧は逆導通サイリ
スタＯＩのダイオード部を通して放電し、再び図示の極
性に反転する。この場合、スナツバコンデンサ（９）の
放電容量には損失要素がないため、回路損失は極めて低
く、スナツバコンデンサ（９）の充電電圧は約９０％程
度に低減するにすぎない。
なお、上述の実施例では逆導通サイリスクを用いて説明
したが、これに限定されず、逆阻止サイリスタまたはト
ランジスタと整流ダイオードの逆並列接続体を用いても
よいことはもちろんである。
したが、これに限定されず、逆阻止サイリスタまたはト
ランジスタと整流ダイオードの逆並列接続体を用いても
よいことはもちろんである。
以上詳細に説明したように、この発明に係るゲートター
ンオフサイリスタのスナツバ回路によればスナツバコン
デンサ（９）の充電電圧はほとんど回路損失を伴なわな
いため、その容量を増しても効率を低下させることはな
い。このため、スナツバコンデンサ（力の容量をできる
だけ小さくシ、スナツバコンデンサ（９）の容量を大き
くすることにより、効率を損なうことなく、十分なスナ
ツバ効果が得られるなどの効果がある。
ンオフサイリスタのスナツバ回路によればスナツバコン
デンサ（９）の充電電圧はほとんど回路損失を伴なわな
いため、その容量を増しても効率を低下させることはな
い。このため、スナツバコンデンサ（力の容量をできる
だけ小さくシ、スナツバコンデンサ（９）の容量を大き
くすることにより、効率を損なうことなく、十分なスナ
ツバ効果が得られるなどの効果がある。
第１図は従来のゲートターンオフサイリスタのスナツバ
回路を示す回路図、第２図はこの発明に係るゲートター
ンオフサイリスタのスナツバ回路の一実施例を示す回路
図である。 （１）・俸・ゲートターンオフサイリスク（ＧＴＯ）、
（２１・・・フライホイールダイオード、（３１−・・
ゲート回路、（４）・・・整流ダイオード、（５）・・
・ノード、（６）・・・放電抵抗、（力・・・スナツバ
コンデンサ、（８）・・・・配線リアクトル、（９）・
・・スナツバコンデンサ、ＯＩ・・・逆導通サイリスタ
、ｄｌｌ−−・ゲート回路。 ″なお、図中、同一符号
は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 手続補正書（自発） １．事件の表示 特願昭５８−１３９７４０号２、発明
の名称 ゲートターンオアサイリスタのスナツパ回路 ３、補正をする者 代表者片由仁へ部 以上
回路を示す回路図、第２図はこの発明に係るゲートター
ンオフサイリスタのスナツバ回路の一実施例を示す回路
図である。 （１）・俸・ゲートターンオフサイリスク（ＧＴＯ）、
（２１・・・フライホイールダイオード、（３１−・・
ゲート回路、（４）・・・整流ダイオード、（５）・・
・ノード、（６）・・・放電抵抗、（力・・・スナツバ
コンデンサ、（８）・・・・配線リアクトル、（９）・
・・スナツバコンデンサ、ＯＩ・・・逆導通サイリスタ
、ｄｌｌ−−・ゲート回路。 ″なお、図中、同一符号
は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 手続補正書（自発） １．事件の表示 特願昭５８−１３９７４０号２、発明
の名称 ゲートターンオアサイリスタのスナツパ回路 ３、補正をする者 代表者片由仁へ部 以上
Claims (1)
- ゲートターンオフサイリスタのターンオフ時のサージ電
圧および電圧上昇率ｄｙ／ｄｔを抑制するため、ゲート
ターンオフサイリスタの陽極・陰極間に、ゲートタンオ
フサイリスタの陽極側から陰極側に向って電流を流す方
向で、整流ダイオードとコンデンサの直列接続体が接続
されると共に、この整流ダイオードに並列に放電抵抗が
接続されるゲートターンオフサイリスタのスナツバ回路
において、前記ゲートタンオフサイリスタの陽極・陰極
間に、陽極が共通になるように接続される逆導通サイリ
スタまたは逆並列ダイオード付逆阻止サイリスタなどと
コンデンサの直列接続体と、前記ゲートターンオフサイ
リスタのオフ信号と同時に前記逆導通サイリスタまたは
逆並列ダイオード付逆阻止サイリスタなどにターンオン
信号を与えるゲート回路とを備えたことを特徴とするゲ
ートターンオフサイリスタのスナツバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13974083A JPS6028764A (ja) | 1983-07-28 | 1983-07-28 | ゲ−トタ−ンオフサイリスタのスナツバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13974083A JPS6028764A (ja) | 1983-07-28 | 1983-07-28 | ゲ−トタ−ンオフサイリスタのスナツバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028764A true JPS6028764A (ja) | 1985-02-13 |
Family
ID=15252270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13974083A Pending JPS6028764A (ja) | 1983-07-28 | 1983-07-28 | ゲ−トタ−ンオフサイリスタのスナツバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10389230B2 (en) | 2017-03-31 | 2019-08-20 | General Electric Company | Power semiconductor device and snubber circuit thereof |
-
1983
- 1983-07-28 JP JP13974083A patent/JPS6028764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10389230B2 (en) | 2017-03-31 | 2019-08-20 | General Electric Company | Power semiconductor device and snubber circuit thereof |
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