JPS6027052B2 - 記憶装置アドレス系回路の試験方式 - Google Patents
記憶装置アドレス系回路の試験方式Info
- Publication number
- JPS6027052B2 JPS6027052B2 JP52063186A JP6318677A JPS6027052B2 JP S6027052 B2 JPS6027052 B2 JP S6027052B2 JP 52063186 A JP52063186 A JP 52063186A JP 6318677 A JP6318677 A JP 6318677A JP S6027052 B2 JPS6027052 B2 JP S6027052B2
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- JP
- Japan
- Prior art keywords
- address
- circuit
- test method
- memory device
- answer
- Prior art date
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置のアドレス系回路の試験方式に関する
。
。
従来、記憶装置のアドレス系回路を試験するためにには
、記憶素子の試験を行うためのギヤロッピング（Ｇａｌ
ｌｏｐｉｎｇ）、ウオ−キング（Ｗａｌｋｉ増）等の試
験パターンを使用するか、または記憶装置内にアドレス
情報をそのままデータとして返送するための診断回路を
設けていた。
、記憶素子の試験を行うためのギヤロッピング（Ｇａｌ
ｌｏｐｉｎｇ）、ウオ−キング（Ｗａｌｋｉ増）等の試
験パターンを使用するか、または記憶装置内にアドレス
情報をそのままデータとして返送するための診断回路を
設けていた。
Ｇａｌｌｏｐｉｎｇ、Ｗａｌｋｉｎｇはメモリ内の全ア
ドレスに特定のデータＱを書き込んだ後、ある任意のア
ドレスにデータＱを反転させたデータを書き込み、全ア
ドレスに対して一定の順序で全アドレスを読み出して試
験を行う。
ドレスに特定のデータＱを書き込んだ後、ある任意のア
ドレスにデータＱを反転させたデータを書き込み、全ア
ドレスに対して一定の順序で全アドレスを読み出して試
験を行う。
また診断回路を用いてアドレス系回路を試験する場合に
ついて、第１図により説明する。
ついて、第１図により説明する。
第１図いおいて、１および２は中央制御装置ＣＣ、３お
よび４は入力共用回路ＣＭＮへ，ＣＭ皿Ａ，、５および
６は記憶部Ｍ凪鳩，ＭＥＭ，、７および８は出力共用回
麓ＣＭＮＢｏ，ＣＭＮＢ，、１７および１８は記憶都内
の診断回路ＤＧＭｏ，ＤＧＭ，である。試験対象のアド
レス系回路をＣＭＮＡ，とする。まず記憶部Ｍ旧Ｍ，は
あらかじめ診断回路ＤＧＭ，が動作する状態にしておい
て、中央制御装置ＣＣり入力共用回路ＣＭＮＡ，を通し
て記憶部Ｍ旧Ｍ．ヘアドレス情報を送出すると、記憶部
Ｍ旧Ｍ，は送られてきたアドレス情報をそのまま出力共
用回路ＣＭＮＢを通して中央制御装置ＣＣへ返送するの
で、このデータを中央制御装置ＣＣで解析して障害を検
出する。
よび４は入力共用回路ＣＭＮへ，ＣＭ皿Ａ，、５および
６は記憶部Ｍ凪鳩，ＭＥＭ，、７および８は出力共用回
麓ＣＭＮＢｏ，ＣＭＮＢ，、１７および１８は記憶都内
の診断回路ＤＧＭｏ，ＤＧＭ，である。試験対象のアド
レス系回路をＣＭＮＡ，とする。まず記憶部Ｍ旧Ｍ，は
あらかじめ診断回路ＤＧＭ，が動作する状態にしておい
て、中央制御装置ＣＣり入力共用回路ＣＭＮＡ，を通し
て記憶部Ｍ旧Ｍ．ヘアドレス情報を送出すると、記憶部
Ｍ旧Ｍ，は送られてきたアドレス情報をそのまま出力共
用回路ＣＭＮＢを通して中央制御装置ＣＣへ返送するの
で、このデータを中央制御装置ＣＣで解析して障害を検
出する。
このように、Ｇａｌｌｏｐｉｎｇ、Ｗａｌｋｉｎｇ等を
用いる場合は、メモ川こ対するアクセス回数が多いので
、試験実行時間が長くなり、また診断回路を用いる場合
は、特別に診断回路を設けなければならないので、回路
が複雑になるという欠点がある。
用いる場合は、メモ川こ対するアクセス回数が多いので
、試験実行時間が長くなり、また診断回路を用いる場合
は、特別に診断回路を設けなければならないので、回路
が複雑になるという欠点がある。
本発明はメモリのアドレスの一部に先頭アドレス（アド
レス情報がすべて０）と最終アドレス（アドレス情報が
すべて１）を含めて、このアドレスに対応した数値を書
き込んだ後、書き込み経路とは異なる経路で、先に書き
込んだアドレスのうち、先頭アドレスと、最終アドレス
を読み出し、この読み出したアドレスの内容を判定する
ことにより、記憶装置アドレス系回路を試験することを
特徴とし、その目的はアドレスビット障害を短時間に、
しかも診断回路を使用せずに、障害を検出できる方法を
提供することにある。以下図面により発明を詳細に説明
する。第２図および第３図は本発明の試験方式を、記憶
装置の入力共通制御回路の試験に、実施した例を示すブ
ロックである。
レス情報がすべて０）と最終アドレス（アドレス情報が
すべて１）を含めて、このアドレスに対応した数値を書
き込んだ後、書き込み経路とは異なる経路で、先に書き
込んだアドレスのうち、先頭アドレスと、最終アドレス
を読み出し、この読み出したアドレスの内容を判定する
ことにより、記憶装置アドレス系回路を試験することを
特徴とし、その目的はアドレスビット障害を短時間に、
しかも診断回路を使用せずに、障害を検出できる方法を
提供することにある。以下図面により発明を詳細に説明
する。第２図および第３図は本発明の試験方式を、記憶
装置の入力共通制御回路の試験に、実施した例を示すブ
ロックである。
第２図および第３図において、９および１ ０‘ま中央
制御装置ＣＣｏ，ＣＣ，、１ １および１２は入力共通
制御回路ＣＴＬへ，ＣＴＬＡ，、１３および１４は記憶
部舵，Ｍ，、１５および１６は出力共通制御回路である
。試験対象アドレス系回路は入力共通制御回路ＣＴＬＡ
ｏに存在している。‘ィ｝ まず中央制御装置ＣＣｏか
ら入力共通制御回路ＣＴＬＡｏを介して、記憶部Ｍ，の
一部のアドレスに、固有の数値を書き込む。
制御装置ＣＣｏ，ＣＣ，、１ １および１２は入力共通
制御回路ＣＴＬへ，ＣＴＬＡ，、１３および１４は記憶
部舵，Ｍ，、１５および１６は出力共通制御回路である
。試験対象アドレス系回路は入力共通制御回路ＣＴＬＡ
ｏに存在している。‘ィ｝ まず中央制御装置ＣＣｏか
ら入力共通制御回路ＣＴＬＡｏを介して、記憶部Ｍ，の
一部のアドレスに、固有の数値を書き込む。
すなわち２進Ｎ桁表示されるアドレス（１…１０），（
１…１０１），（１・・・１０１１），…（１０１・・
・１），（０１・・・１）に、データ１，２，・・・，
Ｎを書き込み、２進Ｎ桁表示されるアドレス（０…０１
），（０…０１０），（０…０１００），…（０１０…
０），（１０…０）アドレスに、データＮ＋１，Ｎ＋２
，…，洲を書き込む。またアドレス（０…０）にはデー
タ０を誓き込み、アドレス（１…１）にはデータ２Ｎ−
１を書き込み、残りアドレスには２Ｎ−１に等しくなく
、刈り大きい値を書き込んでおく。【〇１ 次に第３図
に示すように、中央制御装置ＣＣ，から試験対象回路を
含む入力共通制御回路ＣＴＬＡｏを介して、記憶部Ｍ，
の先頭アドレス（０…０）の内容を読み出す。
１…１０１），（１・・・１０１１），…（１０１・・
・１），（０１・・・１）に、データ１，２，・・・，
Ｎを書き込み、２進Ｎ桁表示されるアドレス（０…０１
），（０…０１０），（０…０１００），…（０１０…
０），（１０…０）アドレスに、データＮ＋１，Ｎ＋２
，…，洲を書き込む。またアドレス（０…０）にはデー
タ０を誓き込み、アドレス（１…１）にはデータ２Ｎ−
１を書き込み、残りアドレスには２Ｎ−１に等しくなく
、刈り大きい値を書き込んでおく。【〇１ 次に第３図
に示すように、中央制御装置ＣＣ，から試験対象回路を
含む入力共通制御回路ＣＴＬＡｏを介して、記憶部Ｍ，
の先頭アドレス（０…０）の内容を読み出す。
前記【ィ｝項目を実行した後は、アドレス（０・・・０
）以外の全アドレス内容は０でないので、読み出した情
報（以下アンサと呼ぶ）が０ならば、入力共通制御回路
ＣＴＬへのアドレス回路にはアドレスビットの“１”ス
タック障害が存在していないことが明らかになる。
）以外の全アドレス内容は０でないので、読み出した情
報（以下アンサと呼ぶ）が０ならば、入力共通制御回路
ＣＴＬへのアドレス回路にはアドレスビットの“１”ス
タック障害が存在していないことが明らかになる。
アンサが０でないならば、アドレス系回路に“１”スタ
ック障害が存在しているので、アドレス情報が（０・・
・０）から他の値に変化し、アドレス（０・・・０）以
外の内容が読み出される。
ック障害が存在しているので、アドレス情報が（０・・
・０）から他の値に変化し、アドレス（０・・・０）以
外の内容が読み出される。
たとえばアドレス系回路の障害ビット位置が３ビット目
にあれば、アドレス（０…０）を読み出すとき、（０…
０１００）を読み出し、アンサがＮ十３となる。このア
ンサが０でなく、かつＮ以上であることはアドレスビッ
トに“１”スタック障害があることを意味し、かつ（ア
ンサ値−Ｎ）が障害ビット位置を表わす。前述の理由に
よりアドレス（０・・・０）の内容を読み出し、アンサ
を判定することにより、アドレス系回路の“１”スタッ
ク障害ならびにその障害ビット位置を検出できる。
にあれば、アドレス（０…０）を読み出すとき、（０…
０１００）を読み出し、アンサがＮ十３となる。このア
ンサが０でなく、かつＮ以上であることはアドレスビッ
トに“１”スタック障害があることを意味し、かつ（ア
ンサ値−Ｎ）が障害ビット位置を表わす。前述の理由に
よりアドレス（０・・・０）の内容を読み出し、アンサ
を判定することにより、アドレス系回路の“１”スタッ
ク障害ならびにその障害ビット位置を検出できる。
し一 次に中央制御装置ＣＣ，から試験対象回路を含む
入力共通制御回路ＣＴＬＡ，を介して、記憶部Ｍ，の最
終アドレス（１・・・１）の内容を読み出す。
入力共通制御回路ＣＴＬＡ，を介して、記憶部Ｍ，の最
終アドレス（１・・・１）の内容を読み出す。
アンサが２Ｎ−１ならば、入力共通制御回賂ＣＴＬＡ，
のアドレス系回路に“０”スタツク障害は存在しない。
アンサが２Ｎ−１以外ならば、“０”スタック障害が存
在する。たとえばアドレス系回路の３ビット目に“０”
スタツク障害が存在しているならば、アドレス（１…１
）の内容を読み出したとき、アドレス（１…１０１１）
の内容３がアンサに現われる。
のアドレス系回路に“０”スタツク障害は存在しない。
アンサが２Ｎ−１以外ならば、“０”スタック障害が存
在する。たとえばアドレス系回路の３ビット目に“０”
スタツク障害が存在しているならば、アドレス（１…１
）の内容を読み出したとき、アドレス（１…１０１１）
の内容３がアンサに現われる。
アンサ値３はアドレスビット３に、“０”スタツク障害
が存在していることを表わす。
が存在していることを表わす。
アンサ値が１〜Ｎならば、その値に対応するアドレスビ
ットに“０”スタック障害が存在している。
ットに“０”スタック障害が存在している。
ァンサ値が洲より大ならば、２ビット以上のスタック障
害が存在していることになる。以上説明したように、本
発明の記憶装檀アドレス系回路の試験方式は、全アドレ
スにそのアドレスに対応した固有データを書き込み、先
頭アドレスと最終アドレスのみを読み出すので、メモリ
に対するアクセス回数が２Ｎ＋２と少なく、短時間で試
験が実行できる。
害が存在していることになる。以上説明したように、本
発明の記憶装檀アドレス系回路の試験方式は、全アドレ
スにそのアドレスに対応した固有データを書き込み、先
頭アドレスと最終アドレスのみを読み出すので、メモリ
に対するアクセス回数が２Ｎ＋２と少なく、短時間で試
験が実行できる。
また読み取ったデータを解析することにより、アドレス
系回路の障害となっているビット位置が検出でき、しか
も複数のビットに０スタック障害、１スタック障害が同
時に発生している場合でも障害を検出でき、また診断回
路が存在しない場合でも、障害を検出できる利点がある
。
系回路の障害となっているビット位置が検出でき、しか
も複数のビットに０スタック障害、１スタック障害が同
時に発生している場合でも障害を検出でき、また診断回
路が存在しない場合でも、障害を検出できる利点がある
。
第１図は従釆の診断回路を用いた試験方法を説明するた
めのブロク図、第２図および第３図はそれぞれ本発明の
一実施例を示すブロック図である。 １，２…中央制御装置、３，４…入力共通回路、５，６
…記憶部、７，８…出力共用回路、９，１０・・・中央
制御装置、１１，１２・・・入力共通制御回路、１３，
１４・・・記憶部、１５，１６・・・出力共通制御回路
、１７，１８・・・診断回路。 第１図毅２図 鍵８図
めのブロク図、第２図および第３図はそれぞれ本発明の
一実施例を示すブロック図である。 １，２…中央制御装置、３，４…入力共通回路、５，６
…記憶部、７，８…出力共用回路、９，１０・・・中央
制御装置、１１，１２・・・入力共通制御回路、１３，
１４・・・記憶部、１５，１６・・・出力共通制御回路
、１７，１８・・・診断回路。 第１図毅２図 鍵８図
Claims (1)
- １ ＩＣメモリ素子を複数個用いて構成した記憶部と、
この記憶部へ書き込みまたは読み出す経路を二つ以上有
する記憶装置において、前記記憶部のアドレスの一部に
、アドレス情報がすべて０からなる先頭アドレスとアド
レス情報がすべて１からなる最終アドレスを含めて、こ
のアドレスに対応した数値を書き込んだ後、書き込み経
路とは異なる経路で、先に書き込んだアドレスのうち先
頭アドレスと最終アドレスを読み出し、この読み出した
アドレスの内容を判定することにより、前記記憶装置の
アドレス系回路を試験することを特徴とする記憶装置ア
ドレス系回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063186A JPS6027052B2 (ja) | 1977-06-01 | 1977-06-01 | 記憶装置アドレス系回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063186A JPS6027052B2 (ja) | 1977-06-01 | 1977-06-01 | 記憶装置アドレス系回路の試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53148927A JPS53148927A (en) | 1978-12-26 |
| JPS6027052B2 true JPS6027052B2 (ja) | 1985-06-27 |
Family
ID=13221947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52063186A Expired JPS6027052B2 (ja) | 1977-06-01 | 1977-06-01 | 記憶装置アドレス系回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027052B2 (ja) |
-
1977
- 1977-06-01 JP JP52063186A patent/JPS6027052B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53148927A (en) | 1978-12-26 |
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