JPS60256191A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、表示装置に係り、時にキャラクタジェネレー
タ用メモリとして、縮小文字の表示に好適な構成のメモ
リを具備する表示装置に関する。

〔発明の背景〕

第２図は、情報処理装置にかかる一般的な構成を示した
ものである。

１は本体を示し、該本体１の中には伏弗衣示を行なうＣ
Ｉ（、Ｔ２と、記憶媒体であるフレキシブルメディア（
図示せず、以下フロッピーと称す）を駆動するフレキ７
プルデイスク装置４が格納されている。寸た、本体】の
前部には入力装置ｔ３が配置され、オペレータによる文
字等の入力を可能としている。

第３図は布線系よりみた構成であり、主制御回路５と各
々装置２〜４の間は、ケーブル６．７゜８で接続されて
いる。

第３図の主制御回路５について第４図を用い説明する。

１０はプログラム畜積型計昇ユニット（以下ＣＩ）　Ｕ
という）で、１１は不ＤＪ　ｊｌ性メモリからなり電源
投入時に実行するプログラムｋ　：ｍ　ｊるブー）　１
．Ｌ　ＯＭ、１２は文４ｉ編実装置としての機能全実行
するプログラムを格納するためのプログラムメモリ、１
４はドツトマトリクスで漢字ヲ衣わすドツトデータを漢
字コードヲ累引として記憶するキャラクタジェネレータ
、１５はコントローラで、ＣＰＵＩ０の指令に従ってキ
ャラクタジェネレータ１４よりドツトデータを読み出し
、ＣＩもＴ２を動作させる１６号を発生する。１３は一
時記Ｉ＠部に係るフレギンプルディスク装置Ｌ　４　ｋ
　ｉｔｉ制御するフンギ／プルディスク制御回路（ＦＤ
Ｃ）である。回路相互はパスライン２０で結廿されてい
る。

上記の構成に卦いで、い壕醒源が投入さ１するとｅ　ｉ
）　ＬＪ　１０ハ、イニシＡ・ルプログラムローダであ
るブートｌ′ＬＯＭｌＩＶこ記憶さノｔたプログラムを
実行する。

一般に、係るプログラムでは、フレキシブルディスク装
置４にセットされたフロッピー（図示せず）に記１怠さ
れているデータをプログラムメモリ１２に転送する。そ
して、この転送が長了すと）と、ＣＰＵｌ０はフ′ログ
ラムメモリ１２ＶｃＨ己１．＃されている文ｗｍ來装置
としてのプログラムの先頭番地に制釧を分岐する。

その結果、人力装置３の操作キー人力に従いキー人力Ｃ
Ｅ１６．ＣＰＵＩ　Ｏを介し、ｅｌＬ’ｒ２での文字の
表示１文誓編東寺の処理が可能となる。

係る情報処理装置の表示てついて考えてみる。

一般にこの種の・＋ｆｔ報処理装置（′Ｊ％編果の効率
向−にを図るために縮小文字パターンによるレイアウト
表示機能を汀している。この縮小のドア１Ｗは、たとえ
ば、レイアウト表示上状態において文曹の偏集ンである
ことが要求される。しかし゛Ｃ１縮小文字パターン全１
尋るにはキャラクタジェネレータとして専用ＬＳｉを付
加するか、あるいは、一時記憶回絡（以下Ｉｔ　Ａ　Ｍ
と称す）の中に記憶させておくことが前提となっていた
。

ここで問題となるのは、縮小文字パターンを得るには １、前記のことく、メモリ容祉人、専用ＬＳｉ化による
部品の増加、 ２、正常文字パターンと、縮小文字パターンを同一アド
レスで続出し出来ず、文字大きさによってアドレス変換
等の繁雑な処理を必要とする、が要求されろことである
。

〔発明の目的〕

本発明の目的は、正常文字パターンと縮小文字パターン
１に選択的ＶＣ表示する揚台Ｖこ、表示処理の谷易な表
が装置を提供することにある。

〔発明の概要〕

本発明は、現任、キャラクタジェネレータ用メモリとし
てのＩＭビットマスク■もＯＭが、３２ビツトＸ２４ビ
ツト（出力８ビツト／ｌ（固×３１固）で構成され、こ
の中で、文字パターンは２４ビツト×２４ビツトであり
、あとの８×２４ビツトはゼロが誓込まれていることに
着目したもので、後者の８×２４ビツトのうちの８×８
ビツトを該正一６文字パターンに対応するＳ＃！小文字
パターンに（５） 利用できろようＶこするものである。

しかして、本発明の特徴は、キャラクタジェネレータに
、１文字の構成１（ｍｘｎ）ビットとし、（ｎｘ口）ビ
ットは正常文字バターｙ、（ｍ　−ｎ　ｌ×ｒビットは
ａｆｆ　（ｎ　ｘ　ｎ　）ビットの正常文字の縮小文字
パターンを記憶するキャラクタメモリを設け、表示文字
パターン信号発生回路により前記正常文字パターンとそ
の縮小文字パターンケ選択的に使用して表示文字パター
ン信号全発生させることを特徴とする。

〔発明の実施例〕

次に、本発明の一実施例を、第１図及び第５図を用いｄ
発明する。

第５図は、キャラクタメモリの１文字の構成を示したも
のであり、横８ビツト×縦３２ビツトを３個組合せ、横
２４ビツト×縦３２ビツトとしている。しかして、正常
文字パターンは、２４ビツトＸ２４ビツト、縮小文字パ
ターンは８ビツトＸ８ビツトである（１縮小文字バター
刈。

該２種の文字パターンｔま、文字スキャンライン（６） アドレスコードＣにより区分される。つ筐り、表１ 表　１ が正常文字スキャンライン屋と七のアドレスコードであ
る。そして、表２ 表　２ が縮小文字スキャンライン屋とそのアドレスコードであ
る。

この２椙の文字パターンを表示する際、正常文字パター
ンの場合、文字スキャンライン゛ｆドレスＣ４，Ｃ３，
Ｃ２，ＣＩ、００が１１０００〜１１１１１　である間
はゼロを表示する（文字パターンを表示しない）ように
なし、また、縮小文字／＜ターンの場合は文字スキャン
アドレスＣ４。

Ｃ３，Ｃ２，ＣＩ、ＣＯ’ｋｌ１０００〜１１１１１の
間で繰り返し発生するようにする。

次に、このような制御を行なう制御回路を第１図を参照
して説明する。

３０はドツトクロックジェネレータ、３１は該ドツトク
ロックジェネレータ３ｏの出力をうけ、タイミング信号
全発生するタイミング回路、３２は画面を操作するＣＲ
Ｔ制御回路（日立製作所製のＩ　Ｃ、ｌＩＤ４６５０５
相当）、３３は表示する文字に対応した文字コードを記
憶するコードメモリ、１４はＩ′ＬＯＭ、ｒｔＡＭで構
成される文字パターンを発生するキャラクタジェネレー
タ、３４はドツトクロック信号ｆのｒ１単位ごとに、キ
ャラクタジェネレータ３３の出力をとりこみ、該ドツト
クロック信号ｆに同期して直列信号として出力する並直
変換回路である。また該並直変換回路３４に、キャラク
タジェネレータ１４の出力をとりこむ条件設定する３人
力ＮＡＮＤ素子３５．２人力ＮＡＮＤ素子３６，３８、
インバータ素子３７．２人力ＡＮＤ素子３９が設けられ
、前記並直変換回路３４の出力である直列信号がビデオ
信号としてＣＩＬＴ表示器２へ送出される構成となって
いる。

まず、ドツトクロックジェネレータ３０にて文字パター
ンのドツトに対応するドツトクロック信号ｆ−６発生す
ると共に、このドツトクロック信号ｆ６タイミング回路
３１でｎ等分したｆ／ｎの文字クロック１ぎ号ｋｃ几Ｔ
制御回路３２と、並直変換回路３４へ出力する。ＣＲＴ
制御回路３２では、ｆ／ｎの文字クロック信号に応じて
画面走査位置に対応した文字コードアドレス信号Ｍ５ス
キャンラインアドレスコードＣＯ〜Ｃ４及びＣＲＴ２の
水平同期信号Ｈ１垂直同期信号Ｖを発生する。

ここで、＊マークの付いている切換信号は、ＣＰＵｌ０
から入力される信号であり、ハイレペ（９） ルで正常文字パターン、ロウレベルで縮小文字パターン
の表示を指示する。このために、タイミング回路３１は
、ｆ　／　ｎの文字クロック１ぎ号として、正常文字パ
ターン表示の場合はｎ＝２４、縮小文字パターン表示の
場合はｎ＝８となる。

しかして、前記アドレス信号Ｍによって、コードメモリ
３３から表示文字コード０５〜Ｃ１６が、さらに、前記
ＣＲＴ制御回路３２からスキャンラインアドレスコード
ＣＯ〜Ｃ４が出力される。こ；ｊＬう（７）＋−ドＣＯ
〜Ｃ１６はキャラクタジェネレータ１４へ供給され文字
パターンＧが続出される。

この文字パターン０は、２４ドツト構成であり、前記文
字クロック信号のタイミングで並直変換回路３４に並列
にスト了され、七の後ドツトクロック信号ｆによってシ
フトされてビデオ信号ＳとしてＣＲ１表示器２に出力さ
れる。

ｎ＝２４の場合、すなわち、＊マークの切換信号がハイ
レベルで正常文字パターン表示の場合は、スキャンライ
ン屋が２４〜３１の範囲ではスキャンラインアドレスコ
ードＣＯ〜Ｃ４のうちＣ３＝（１０） Ｃ４＝１にあり、これを入力する３人力Ｎ７℃ＮＤ素子
３５の出力はロウレベルとなる。該出力によって２人力
ＮＡＮＤ素子：３６の出力はハイレベル固定となり、２
人力ＡＮＤ系子３９の出力もハイレベル固定となりその
結果、この範囲で発生する文字パターン０は並直変換回
路３４ヘスドアはできない。つまり、この範囲で発生す
るビデオ信号Ｓはロウレベルのままとなり縮小文字パタ
ーンは無視される。これに対して、スキャンライン屋が
０〜２３の範囲は、逆に、２人力Ｎ　Ａ　Ｎ　Ｉ）菓子
３５の出力がハイレベルであり、ｆ／２４のタイミング
で、正常文字パターン０が２４ビット単位で並直変換回
路にストアされる。

口＝８の場合、すなわち＊マークの切換信号がロウレベ
ルで縮小文字パターン表示の場合は、あらかじめ、ＣＲ
Ｔ制御回路３２ヘスギャンライン屋が２４〜３１の範囲
のスキャンラインアドレスコードＣ０−０４を繰り返し
するよう指示する。

しかして、２人力ＮＡＮＤ素子３５の出力はハイレベル
固定となり、＊マークの切換信号のロウレ（１１） ヘルｌ）；イ：／バー＃Ｊ子３７　ｉ通ってハイレベル
トなることより、ｆ／８のタイミングで２人力ＮＡＮＤ
素子３８の出力がロウレベルとなり、その結果、２人力
ＡＮＤ素子３９の出力がロウレベルとなり、スキャンラ
イン屋が２４〜３１の範囲の縮小文字パターン０が並直
変換回路３４ヘスドアされる。ここで、表示文字コード
０５〜Ｃ１６は正常文字パターン表示と同一であるため
、それの縮小文字パターン出力されることになる。ここ
でｎ　＝Ｂ単位でストアするのは、縮小文字パターンが
文字領域のに側にあるからであり、８ビツトシフトして
ビデオ信号Ｓの発生を終えた後、直に次の縮小文字パタ
ーンをとりこむ心安があるからである。

〔発明の効果〕

以上のように本発明によれば、キャラクタジェネレータ
に、１文字の構成ｋ（ｍｘｎ１ビットとし、（ｎ　Ｘ　
ｎ　）ビットは正常文字パターン、（ｍ（１２） クタメモリヲ設け、表示文字パターン旧号発生回路によ
り前記正常文字パターンとその縮小文字パターンを選択
的に使用して表示文字パターン信号を発生するので、文
字コードは共通であり、従って表示処理が容易になる効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例にあ・ける制御回路のブロッ
ク図、第２図および第３図は一般的な清報処理装置全体
の構成を示ｌ〜だ斜視図およびブロック図、第４図は全
体の制御構成を説明したブロック図、第５図は本発明の
一実施例におけるキャラクタメモリの文字構成とスキャ
ンラインコードの対応を示した図である。 ２・・・ＣＲＴ表示器、１４・・・キャラクタジェネレ
ータ、３０・・・ドツトクロックジェネレータ、３１・
・・タイミング回路、３２・・・ＣＲＴ制御回路、３３
・・・コードメモリ、３４・・・並直変換回路。 代理人　弁理士　高橋明夫 （１３）

Claims (1)

【特許請求の範囲】
1. １、次示する文字に対応したコードを記憶するコードメ
   モリと、ｌＩ亥コードに対応した文字パターンケ兄生す
   るキャラクタジェネレータト、前記コードメモリに記憶
   されたコードに従って該キャラクタジェネレータより順
   次文字パターン’ｋｄ出して表示文字パターンイぎ号１
   に％生する表示文字パターン信号発生回路と、この表示
   文字パターン信号に従って文字パターンを表示する表示
   器を備えた表示装置において、前記キャラクタジェネレ
   ータは、１文字の構成１（ｍｘｎ）ビットとし、（ｎｘ
   ｎ）ビットは正常表示文字パターン、（ｍ−ｎｌｘｒビ
   ットは該（口×ｎ）ビットの正常文字パターンノ縮小文
   字パターンを記憶させるキャラクタメモリを備え、Ａｆ
   ｌＦｉ己表示文字パターン信号発生回路は前記正常文字
   パターンとその縮小文字パターンを選択的に使用して表
   示文字パターン信号を発生することを特徴とする表示装
   置。