JPH0462587B2 - - Google Patents
Info
- Publication number
- JPH0462587B2 JPH0462587B2 JP59110840A JP11084084A JPH0462587B2 JP H0462587 B2 JPH0462587 B2 JP H0462587B2 JP 59110840 A JP59110840 A JP 59110840A JP 11084084 A JP11084084 A JP 11084084A JP H0462587 B2 JPH0462587 B2 JP H0462587B2
- Authority
- JP
- Japan
- Prior art keywords
- character
- character pattern
- display
- bits
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
〔発明の利用分野〕
本発明は、表示装置に係り、特にキヤラクタジ
エネレータ用メモリとして、縮小文字の表示に好
適な構成のメモリを具備する表示装置に関する。 〔発明の背景〕 第２図は、情報処理装置にかかる一般的な構成
を示したものである。 １は本体を示し、該本体１の中には状態表示を
行なうCRT２と、記憶媒体であるフレキシブル
メデイア（図示せず、以下フロツピーと称す）を
駆動するフレキシブルデイスク装置４が格納され
ている。また、本体１の前部には入力装置３が配
置され、オペレータによる文字等の入力を可能と
している。 第３図は布線系よりみた構成であり、主制御回
路５と各々装置２〜４の間は、ケーブル６，７，
８で接続されている。 第３図の主制御回路５について第４図を用い説
明する。 １０はプログラム蓄積型計算ユニツト（以下
CPUという）で、１１は不揮発性メモリからな
る電源投入時に実行するプログラムを有するブー
トROM、１２は文書編集装置としての機能を実
行するプログラムを格納するためのプログラムメ
モリ、１４はドツトマトリクスで漢字を表わすド
ツトデータを漢字コードを索引として記憶するキ
ヤラクタジエネレータ、１５はコントローラで、
CPU１０の指令に従つてキヤラクタジエネレー
タ１４よりドツトデータを読み出し、CRT２を
動作させる信号を発生する。１３は一時記憶部に
係るフレキシブルデイスク装置４を制御するフレ
キシブルデイスク制御回路（FDC）である。回
路相互はバスライン２０で結合されている。 上記の構成において、いま電源が投入されると
CPU１０は、イニシヤルプログラムローダであ
るブートROM１１に記憶されたプログラムを実
行する。 一般に、係るプログラムでは、フレキシブルデ
イスク装置４にセツトされたフロツピー（図示せ
ず）に記憶されているデータをプログラムメモリ
１２に転送する。そして、この転送が終了する
と、CPU１０はプログラムメモリ１２に記憶さ
れている文書編集装置としてのプログラムの先頭
番地に制御を分岐する。 その結果、入力装置３の操作キー入力に従いキ
ー入力CE１６，CPU１０を介し、CRT２での文
字の表示，文書編集等の処理が可能となる。 係る情報処理装置の表示について考えてみる。
一般にこの種の情報処理装置は、編集の効率向上
を図るために縮小文字パターンによるレイアウト
表示機能を有している。この縮小の程度は、たと
えば、レイアウト表示上状態において文書の編集
を行なうような場合は、1/2〜1/4の縮小文字パタ
ーンであることが要求される。しかして、縮小文
字パターンを得るにはキヤラクタジエネレータと
して専用LSiを付加するか、あるいは、一時記憶
回路（以下RAMと称す）の中に記憶させておく
ことが前提となつていた。 ここで問題となるのは、縮小文字パターンを得
るには １ 前記のごとく、メモリ容量大，専用LSi化に
よる部品の増加、 ２ 正常文字パターンと、縮小文字パターンを同
一アドレスで読出し出来ず、文字大きさによつ
てアドレス変換等の繁雑な処理を必要とする、 が要求されることである。 〔発明の目的〕 本発明の目的は、正常文字パターンと縮小文字
パターンを選択的に表示する場合に、表示処理の
容易な表示装置を提供することにある。 〔発明の概要〕 本発明は、現在、キヤラクタジエネレータ用メ
モリとしての1MビツトマスクROMが、32ビツ
ト×24ビツト（出力８ビツト／１個×３個）で構
成され、この中で、文字パターンは24ビツト×24
ビツトであり、あとの８×24ビツトはゼロが書込
まれていることに着目したもので、後者の８×24
ビツトのうちの８×８ビツトを該正常文字パター
ンに対応する1/3縮小文字パターンに利用できる
ようにするものである。 しかして、本発明の特徴は、キヤラクタジエネ
レータに、１文字の構成を（ｍ×ｎ）ビツトと
し、（ｎ×ｎ）ビツトは正常文字パターン、（ｍ−
ｎ）×ｒビツトは該（ｎ×ｎ）ビツトの正常文字
の縮小文字パターンを記憶するキヤラクタメモリ
を設け、表示文字パターン信号発生回路により前
記正常文字パターンとその縮小文字パターンを選
択的に使用して表示文字パターン信号を発生させ
ることを特徴とする。 〔発明の実施例〕 次に、本発明の一実施例を、第１図及び第５図
を用い説明する。 第５図は、キヤラクタメモリの１文字の構成を
示したものであり、横８ビツト×縦32ビツトを３
個組合せ、横24ビツト×縦32ビツトとしている。
しかして、正常文字パターンは、24ビツト×24ビ
ツト、縮小文字パターンは８ビツト×８ビツトで
ある。（1/3縮小文字パターン）。 該２種の文字パターンは、文字スキヤンライン
アドレスコードＣにより区分される。つまり、表
１
エネレータ用メモリとして、縮小文字の表示に好
適な構成のメモリを具備する表示装置に関する。 〔発明の背景〕 第２図は、情報処理装置にかかる一般的な構成
を示したものである。 １は本体を示し、該本体１の中には状態表示を
行なうCRT２と、記憶媒体であるフレキシブル
メデイア（図示せず、以下フロツピーと称す）を
駆動するフレキシブルデイスク装置４が格納され
ている。また、本体１の前部には入力装置３が配
置され、オペレータによる文字等の入力を可能と
している。 第３図は布線系よりみた構成であり、主制御回
路５と各々装置２〜４の間は、ケーブル６，７，
８で接続されている。 第３図の主制御回路５について第４図を用い説
明する。 １０はプログラム蓄積型計算ユニツト（以下
CPUという）で、１１は不揮発性メモリからな
る電源投入時に実行するプログラムを有するブー
トROM、１２は文書編集装置としての機能を実
行するプログラムを格納するためのプログラムメ
モリ、１４はドツトマトリクスで漢字を表わすド
ツトデータを漢字コードを索引として記憶するキ
ヤラクタジエネレータ、１５はコントローラで、
CPU１０の指令に従つてキヤラクタジエネレー
タ１４よりドツトデータを読み出し、CRT２を
動作させる信号を発生する。１３は一時記憶部に
係るフレキシブルデイスク装置４を制御するフレ
キシブルデイスク制御回路（FDC）である。回
路相互はバスライン２０で結合されている。 上記の構成において、いま電源が投入されると
CPU１０は、イニシヤルプログラムローダであ
るブートROM１１に記憶されたプログラムを実
行する。 一般に、係るプログラムでは、フレキシブルデ
イスク装置４にセツトされたフロツピー（図示せ
ず）に記憶されているデータをプログラムメモリ
１２に転送する。そして、この転送が終了する
と、CPU１０はプログラムメモリ１２に記憶さ
れている文書編集装置としてのプログラムの先頭
番地に制御を分岐する。 その結果、入力装置３の操作キー入力に従いキ
ー入力CE１６，CPU１０を介し、CRT２での文
字の表示，文書編集等の処理が可能となる。 係る情報処理装置の表示について考えてみる。
一般にこの種の情報処理装置は、編集の効率向上
を図るために縮小文字パターンによるレイアウト
表示機能を有している。この縮小の程度は、たと
えば、レイアウト表示上状態において文書の編集
を行なうような場合は、1/2〜1/4の縮小文字パタ
ーンであることが要求される。しかして、縮小文
字パターンを得るにはキヤラクタジエネレータと
して専用LSiを付加するか、あるいは、一時記憶
回路（以下RAMと称す）の中に記憶させておく
ことが前提となつていた。 ここで問題となるのは、縮小文字パターンを得
るには １ 前記のごとく、メモリ容量大，専用LSi化に
よる部品の増加、 ２ 正常文字パターンと、縮小文字パターンを同
一アドレスで読出し出来ず、文字大きさによつ
てアドレス変換等の繁雑な処理を必要とする、 が要求されることである。 〔発明の目的〕 本発明の目的は、正常文字パターンと縮小文字
パターンを選択的に表示する場合に、表示処理の
容易な表示装置を提供することにある。 〔発明の概要〕 本発明は、現在、キヤラクタジエネレータ用メ
モリとしての1MビツトマスクROMが、32ビツ
ト×24ビツト（出力８ビツト／１個×３個）で構
成され、この中で、文字パターンは24ビツト×24
ビツトであり、あとの８×24ビツトはゼロが書込
まれていることに着目したもので、後者の８×24
ビツトのうちの８×８ビツトを該正常文字パター
ンに対応する1/3縮小文字パターンに利用できる
ようにするものである。 しかして、本発明の特徴は、キヤラクタジエネ
レータに、１文字の構成を（ｍ×ｎ）ビツトと
し、（ｎ×ｎ）ビツトは正常文字パターン、（ｍ−
ｎ）×ｒビツトは該（ｎ×ｎ）ビツトの正常文字
の縮小文字パターンを記憶するキヤラクタメモリ
を設け、表示文字パターン信号発生回路により前
記正常文字パターンとその縮小文字パターンを選
択的に使用して表示文字パターン信号を発生させ
ることを特徴とする。 〔発明の実施例〕 次に、本発明の一実施例を、第１図及び第５図
を用い説明する。 第５図は、キヤラクタメモリの１文字の構成を
示したものであり、横８ビツト×縦32ビツトを３
個組合せ、横24ビツト×縦32ビツトとしている。
しかして、正常文字パターンは、24ビツト×24ビ
ツト、縮小文字パターンは８ビツト×８ビツトで
ある。（1/3縮小文字パターン）。 該２種の文字パターンは、文字スキヤンライン
アドレスコードＣにより区分される。つまり、表
１
【表】
が正常文字スキヤンラインNo.とそのアドレスコー
ドである。そして、表２
ドである。そして、表２
以上のように本発明によれば、キヤラクタジエ
ネレータに、１文字の構成を（ｍ×ｎ）ビツトと
し、（ｎ×ｎ）ビツトは正常文字パターン、（ｍ−
ｎ）×ｒビツトは該（ｎ×ｎ）ビツトの正常文字
パターンの縮小文字パターンを記憶するキヤラク
タメモリを設け、表示文字パターン信号発生回路
により前記正常文字パターンとその縮小文字パタ
ーンを選択的に使用して表示文字パターン信号を
発生するので、文字コードは共通であり、従つて
表示処理が容易になる効果がある。
ネレータに、１文字の構成を（ｍ×ｎ）ビツトと
し、（ｎ×ｎ）ビツトは正常文字パターン、（ｍ−
ｎ）×ｒビツトは該（ｎ×ｎ）ビツトの正常文字
パターンの縮小文字パターンを記憶するキヤラク
タメモリを設け、表示文字パターン信号発生回路
により前記正常文字パターンとその縮小文字パタ
ーンを選択的に使用して表示文字パターン信号を
発生するので、文字コードは共通であり、従つて
表示処理が容易になる効果がある。
第１図は本発明の一実施例における制御回路の
ブロツク図、第２図および第３図は一般的な情報
処理装置全体の構成を示した斜視図およびブロツ
ク図、第４図は全体の制御構成を説明したブロツ
ク図、第５図は本発明の一実施例におけるキヤラ
クタメモリの文字構成とスキヤンラインコードの
対応を示した図である。 ２……CRT表示器、１４……キヤラクタジエ
ネレータ、３０……ドツトクロツクジエネレー
タ、３１……タイミング回路、３２……CRT制
御回路、３３……コードメモリ、３４……並直変
換回路。
ブロツク図、第２図および第３図は一般的な情報
処理装置全体の構成を示した斜視図およびブロツ
ク図、第４図は全体の制御構成を説明したブロツ
ク図、第５図は本発明の一実施例におけるキヤラ
クタメモリの文字構成とスキヤンラインコードの
対応を示した図である。 ２……CRT表示器、１４……キヤラクタジエ
ネレータ、３０……ドツトクロツクジエネレー
タ、３１……タイミング回路、３２……CRT制
御回路、３３……コードメモリ、３４……並直変
換回路。
Claims (1)
- １ 表示する文字に対応したコードを記憶するコ
ードメモリと、該コードに対応した文字パターン
を発生するキヤラクタジエネレータと、前記コー
ドメモリに記憶されたコードに従つて該キヤラク
タジエネレータより順次文字パターンを読出して
表示文字パターン信号を発生する表示文字パター
ン信号発生回路と、この表示文字パターン信号に
従つて文字パターンを表示する表示器を備えた表
示装置において、前記キヤラクタジエネレータ
は、１文字の構成を（ｍ×ｎ）ビツトとし、（ｎ
×ｎ）ビツトは正常表示文字パターン、（ｍ−ｎ）
×ｒビツトは該（ｎ×ｎ）ビツトの正常文字パタ
ーンの縮小文字パターンを記憶させるキヤラクタ
メモリを備え、前記表示文字パターン信号発生回
路は前記正常文字パターンとその縮小文字パター
ンを選択的に使用して表示文字パターン信号を発
生することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110840A JPS60256191A (ja) | 1984-06-01 | 1984-06-01 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110840A JPS60256191A (ja) | 1984-06-01 | 1984-06-01 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60256191A JPS60256191A (ja) | 1985-12-17 |
| JPH0462587B2 true JPH0462587B2 (ja) | 1992-10-06 |
Family
ID=14545994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110840A Granted JPS60256191A (ja) | 1984-06-01 | 1984-06-01 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256191A (ja) |
-
1984
- 1984-06-01 JP JP59110840A patent/JPS60256191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60256191A (ja) | 1985-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0395916A2 (en) | Separate font and attribute display system | |
| KR880001872B1 (ko) | 액정표시 캐랙터 발생회로 | |
| JPH03196188A (ja) | 情報処理装置の表示方式 | |
| JPH0462587B2 (ja) | ||
| JPS5855509B2 (ja) | デイスプレイ装置に於けるメモリアドレス指示方式 | |
| JPS6057593B2 (ja) | 文字パタ−ン処理方式 | |
| JP2502530B2 (ja) | 印字装置 | |
| US6535214B1 (en) | Semiconductor device for display control | |
| JPH07104761B2 (ja) | 印刷データ生成装置 | |
| JPS6145837B2 (ja) | ||
| JPS5946394B2 (ja) | 文字パタ−ン発生方式 | |
| JPH0445875B2 (ja) | ||
| JPS6333782A (ja) | グラフイツク・デイスプレイの制御装置 | |
| JPS61158384A (ja) | 文字処理装置 | |
| JPS60121496A (ja) | 表示制御方式 | |
| JP2846357B2 (ja) | フォントメモリ装置 | |
| JPH07219514A (ja) | 画像表示制御装置 | |
| EP0162231A2 (en) | Multi-function CPU having interface | |
| JPH0462590B2 (ja) | ||
| JPH0218496B2 (ja) | ||
| JPS61145631A (ja) | 情報処理装置 | |
| JPS606876Y2 (ja) | ドットパタ−−ン表示装置 | |
| JPS6324334A (ja) | フレ−ムメモリの書込み制御装置 | |
| JPH07117827B2 (ja) | キャラクタジェネレータ装置 | |
| JPS6316773B2 (ja) |