JPS60254270A - 統合計算機システム - Google Patents
統合計算機システムInfo
- Publication number
- JPS60254270A JPS60254270A JP11025884A JP11025884A JPS60254270A JP S60254270 A JPS60254270 A JP S60254270A JP 11025884 A JP11025884 A JP 11025884A JP 11025884 A JP11025884 A JP 11025884A JP S60254270 A JPS60254270 A JP S60254270A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- slave
- master
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシステム内に複数のＣＰＵを包含するハードウ
ェア構成を採った統合計算機システムに関する。
ェア構成を採った統合計算機システムに関する。
オフィスオートメーシ百ンの発展につれその中核である
コンビエータに種々の機能が要求されている。このコン
ビ二一夕の持つ機能を充分生かすためには、そのハード
ウェアに適したソフトウェアが必要である。
コンビエータに種々の機能が要求されている。このコン
ビ二一夕の持つ機能を充分生かすためには、そのハード
ウェアに適したソフトウェアが必要である。
ところで、近年／ｆ−ソナルーンピ為−タ、ワードデロ
セ、す等のソフトウェアは増加の一途をたどり、又、機
能強化が行なわれ、ソフトウェア財産として無視出来な
い存在になってきた。
セ、す等のソフトウェアは増加の一途をたどり、又、機
能強化が行なわれ、ソフトウェア財産として無視出来な
い存在になってきた。
これらアプリケ−シロンの全てを実現するＫは、アーキ
テクチャの相違によシ複数のコン−エータシステムが必
要となシ経済的負担が大きい。
テクチャの相違によシ複数のコン−エータシステムが必
要となシ経済的負担が大きい。
本発明は上記事情に基づいてなされたものであり、１つ
のシステム内に複数のコンビエータを包含するハードウ
ェア構成を採ることＫよシＣＰＵアーキテクチャの制限
なく各種プログラムの実行を可能とし７た統合計算機シ
ステムを提供することを目的とする。
のシステム内に複数のコンビエータを包含するハードウ
ェア構成を採ることＫよシＣＰＵアーキテクチャの制限
なく各種プログラムの実行を可能とし７た統合計算機シ
ステムを提供することを目的とする。
本発明は複数ＣＰＵ構成の計算システムのうち、マスク
となるべき１個のＣＰＵのみ入出力デバイスを装備し、
他のスレーブとなるＣＰＵは上記入出力デバイスを共有
使用するものとし、各ＣＰＵ間のデータ交信のため、入
出力データ転送モジュール及びトリが信号発生モジュー
ルを装備するシステム構成とした。各ＣＰＵにおいて、
入出力データ転送モジュールは共有すべき人出方デバイ
ス毎用意され、スレーブＣＰＵからの入出力処理が並行
して行なえる。マスクＣＰＨの基本ソフトウェア部分に
て入出力転送モジュールに相当する入出力デバイスをシ
ミュレーシロンし、実際の入出力動作を行々う。トリガ
信号発生モジュールはマスタＣＰＵがスレーブＣＰＵ
’ｉ動作状態とするために使用する。又、−担スレープ
ＣＰＵが動作するとその処理をマスタＣＰＵへ戻すため
にスイッチも用意される。
となるべき１個のＣＰＵのみ入出力デバイスを装備し、
他のスレーブとなるＣＰＵは上記入出力デバイスを共有
使用するものとし、各ＣＰＵ間のデータ交信のため、入
出力データ転送モジュール及びトリが信号発生モジュー
ルを装備するシステム構成とした。各ＣＰＵにおいて、
入出力データ転送モジュールは共有すべき人出方デバイ
ス毎用意され、スレーブＣＰＵからの入出力処理が並行
して行なえる。マスクＣＰＨの基本ソフトウェア部分に
て入出力転送モジュールに相当する入出力デバイスをシ
ミュレーシロンし、実際の入出力動作を行々う。トリガ
信号発生モジュールはマスタＣＰＵがスレーブＣＰＵ
’ｉ動作状態とするために使用する。又、−担スレープ
ＣＰＵが動作するとその処理をマスタＣＰＵへ戻すため
にスイッチも用意される。
上記構成を採ることにより多数のアプリケーションが本
システムの管理下におかれ、ＣＰＵアーキテクチャの制
限なく各種プログラムのソフトウェア資源を廉価構成で
有効活用できる。
システムの管理下におかれ、ＣＰＵアーキテクチャの制
限なく各種プログラムのソフトウェア資源を廉価構成で
有効活用できる。
以下、図面を使用して本発明に関し詳細に説明する。第
１図は本発明の実施例を示すブロック図である。図にお
いて、１はマスタＣＰＵ（ＣＰＵ −Ａ ）であシ、周
辺に主メモリ２、そしてフロッピーディスク３、磁気デ
ィスク装置４等入出力デバイスがそれぞれ入出力コント
ローラ５．６及びシステムパス７を介して共通に接続さ
れている。又、ＩＰＬモジュール８ （Ｉｎｌｔｌａｌ
Ｐｒｏｇｒａｍ Ｔ、ｏａｄｅｒ）がＲＯＭに記憶され
、システムパス７に接続されてｂる。キービード／ディ
スプレイ９ （ＫＢ／ＣＲＴ ）はマスタＣＰＵ １か
ら直接入出力できる構造となっている。又、図中ＳＷで
示されであるのはスイッチを意味し、後述する様にＣＰ
Ｕ切替えの際に使用される。
１図は本発明の実施例を示すブロック図である。図にお
いて、１はマスタＣＰＵ（ＣＰＵ −Ａ ）であシ、周
辺に主メモリ２、そしてフロッピーディスク３、磁気デ
ィスク装置４等入出力デバイスがそれぞれ入出力コント
ローラ５．６及びシステムパス７を介して共通に接続さ
れている。又、ＩＰＬモジュール８ （Ｉｎｌｔｌａｌ
Ｐｒｏｇｒａｍ Ｔ、ｏａｄｅｒ）がＲＯＭに記憶され
、システムパス７に接続されてｂる。キービード／ディ
スプレイ９ （ＫＢ／ＣＲＴ ）はマスタＣＰＵ １か
ら直接入出力できる構造となっている。又、図中ＳＷで
示されであるのはスイッチを意味し、後述する様にＣＰ
Ｕ切替えの際に使用される。
本発明は上記計算機システムに、更にアーキテクチャの
異なる複数のスレーブＣＰＵ 、即ちＣＰＵ −Ｂ Ｉ
Ｊ 、 ＣＰＵ −Ｃ１２、ＣＰＵ −Ｄ １３力裟
インタフェースモジ為−ル１０ｆ介して接続すれる。マ
スタＣＰＵ １以外の各ＣＰＵ １１ 、１２ 。
異なる複数のスレーブＣＰＵ 、即ちＣＰＵ −Ｂ Ｉ
Ｊ 、 ＣＰＵ −Ｃ１２、ＣＰＵ −Ｄ １３力裟
インタフェースモジ為−ル１０ｆ介して接続すれる。マ
スタＣＰＵ １以外の各ＣＰＵ １１ 、１２ 。
１３には主メモリ（それぞれ１４ 、１５ 、１６）と
ＩＰＬモジエール（それぞれｘｙ、ｘｌｔ、１９）のみ
装備され、入出力デバイスは装備されない。
ＩＰＬモジエール（それぞれｘｙ、ｘｌｔ、１９）のみ
装備され、入出力デバイスは装備されない。
インタフェースモジュール１０を介してマスクＣＰＵ
１が持つ入出力デノ々イス３．４．９を共有使用する。
１が持つ入出力デノ々イス３．４．９を共有使用する。
尚、図中、２０．２１．２２はスレーブＣＰＵ １１
、１２ 、 Ｊ ３がそれぞれ持つシステムパスである
。
、１２ 、 Ｊ ３がそれぞれ持つシステムパスである
。
インタフェースモジュール１０は機能的に入出力データ
転送モジュ−Ａ／１０１．１０２．１０３とトリが信号
発生モジュール１０４とに大別される。入出力データ転
送モジエールＪ ＯＪ 、 １０２゜１０３は入出力デ
バイス３．４．９毎、別個に用意され、これらを１セツ
トとしてマスタＣＰＵ１及び各スレーブＣＰＵ １１
、１２ 、１３が自身で持つシステムパス７．１！０，
２１．２１！へそ５− れぞれ接続される。本発明実施例では、ＫＢ／ＣＲＴ用
、磁気ディスタ装置用、フロ、ピーディスク装置用の入
出力データ転送モジュールがマスクＣＰＵ・スレーブＣ
ＰＵ共１セ、ト（図では、それぞれａ ＃ ｂ ａ ｅ
＃ ｄにて区分しである）で装備され、スレーブＣＰ
Ｕ １１ 、１２ ＃ １３からの入出力処理が並行し
て動作出来る様になっている。
転送モジュ−Ａ／１０１．１０２．１０３とトリが信号
発生モジュール１０４とに大別される。入出力データ転
送モジエールＪ ＯＪ 、 １０２゜１０３は入出力デ
バイス３．４．９毎、別個に用意され、これらを１セツ
トとしてマスタＣＰＵ１及び各スレーブＣＰＵ １１
、１２ 、１３が自身で持つシステムパス７．１！０，
２１．２１！へそ５− れぞれ接続される。本発明実施例では、ＫＢ／ＣＲＴ用
、磁気ディスタ装置用、フロ、ピーディスク装置用の入
出力データ転送モジュールがマスクＣＰＵ・スレーブＣ
ＰＵ共１セ、ト（図では、それぞれａ ＃ ｂ ａ ｅ
＃ ｄにて区分しである）で装備され、スレーブＣＰ
Ｕ １１ 、１２ ＃ １３からの入出力処理が並行し
て動作出来る様になっている。
即ち、マスタＣＰＵ １の基本ソフトウェア部分がスレ
ーブＣＰＵ ｆ １ 、１２ 、１３の入出力データ転
送要求を受け、入出力データ転送モジエールに相当する
入出力デバイス３ 、４ 、９ｔ−シミニレ−シロンし
、実際の入出力動作が行なわれる構成となっている。
ーブＣＰＵ ｆ １ 、１２ 、１３の入出力データ転
送要求を受け、入出力データ転送モジエールに相当する
入出力デバイス３ 、４ 、９ｔ−シミニレ−シロンし
、実際の入出力動作が行なわれる構成となっている。
上記入出力データ転送モジ具−ル１０１゜１０２．１０
３とは別にマスタＣＰＵ １からスレーブＣＰＵ Ｉ
Ｊ 、 １ ｊ 、 Ｊ Ｊを起動する際に使用される
トリガ信号発生モジュール１０４もインタフェースモジ
為−ル１０として装備される。
３とは別にマスタＣＰＵ １からスレーブＣＰＵ Ｉ
Ｊ 、 １ ｊ 、 Ｊ Ｊを起動する際に使用される
トリガ信号発生モジュール１０４もインタフェースモジ
為−ル１０として装備される。
トリガ信号発生モジエール７０４（ｂ＃ｅ、ｄ）は、各
スレーブＣＰＵ １１ 、１ ！ 、 Ｉ ｊ毎装備さ
６一 れ、その夫々はマスタＣＰＵ １が持つそれぞれのトリ
が信号発生モジュール１０４ｂ、１０４ｃ。
スレーブＣＰＵ １１ 、１ ！ 、 Ｉ ｊ毎装備さ
６一 れ、その夫々はマスタＣＰＵ １が持つそれぞれのトリ
が信号発生モジュール１０４ｂ、１０４ｃ。
１０４ｄに接続される。例えば、マスタＣＰＵ １がス
レーブＣＰＵ １１を動作状態とするには、このトリガ
信号発生モジュール１θ４ｂを起動しシステムパス２０
を介して動作指令を発する。
レーブＣＰＵ １１を動作状態とするには、このトリガ
信号発生モジュール１θ４ｂを起動しシステムパス２０
を介して動作指令を発する。
以降、スレーブＣＰＵ １１は自身で持つ入出力データ
転送モジュール２０ ｌ ｂ 、 １０２ ｂ 、 １
０３ｂを用いマスタＣＰＵ １が持つシステムパス７と
デー、夕の受け渡しを行なうことに々る。
転送モジュール２０ ｌ ｂ 、 １０２ ｂ 、 １
０３ｂを用いマスタＣＰＵ １が持つシステムパス７と
デー、夕の受け渡しを行なうことに々る。
第２図は本発明によシ使用されるソフトウェアシステム
を体系的に示す概念図である。図中、第１図と同一番号
の付されたブロックは第１図のそれと同一である。各Ｃ
ＰＵ １ ＃ １１ 、１２ 。
を体系的に示す概念図である。図中、第１図と同一番号
の付されたブロックは第１図のそれと同一である。各Ｃ
ＰＵ １ ＃ １１ 、１２ 。
１３にはそれぞれ専用の制御プログラム（タスク管理、
入出力管理）が置かれ、このプログラムの管理下に各種
応用プログラムが動作する。
入出力管理）が置かれ、このプログラムの管理下に各種
応用プログラムが動作する。
ととるで、実際の入出力デバイス３．４．９はマスタＣ
ＰＵ １にのみ接続されているため、スレーブＣＰＵ
１１ 、１２ 、１３からの入出力動作は各ＣＰＵ １
１ 、１２ 、１３毎用意されるＣＰＵ統合制御プログ
ラムによシ、マスタＣＰＵ １が持つＣＰＵ統合制御プ
ログラムを介してデータ交信がなされる。
ＰＵ １にのみ接続されているため、スレーブＣＰＵ
１１ 、１２ 、１３からの入出力動作は各ＣＰＵ １
１ 、１２ 、１３毎用意されるＣＰＵ統合制御プログ
ラムによシ、マスタＣＰＵ １が持つＣＰＵ統合制御プ
ログラムを介してデータ交信がなされる。
第３図は、第４図に示した磁気ディスク装置のプログラ
ム及びファイルの格納状況を示す図である。各スレーブ
ＣＰＵ １１ 、１２ 、１３の制御プログラムもマス
タＣＰＵ １の制御プログラム同様磁気ディスク装置４
内に格納され、システム起動時、各ＣＰＵ １ 、 Ｊ
１ 、１２ 、１３毎装備されるそれぞれの主メモリ
２，１４．１５゜１６にローディングされ応用プログラ
ムが動作可能となる。
ム及びファイルの格納状況を示す図である。各スレーブ
ＣＰＵ １１ 、１２ 、１３の制御プログラムもマス
タＣＰＵ １の制御プログラム同様磁気ディスク装置４
内に格納され、システム起動時、各ＣＰＵ １ 、 Ｊ
１ 、１２ 、１３毎装備されるそれぞれの主メモリ
２，１４．１５゜１６にローディングされ応用プログラ
ムが動作可能となる。
以下、本発明実施例の動作につきシステム起動時、応用
プログラムの実行時から順を追って詳細に説明する。ま
ず、システム起動から説明する。電源が投入されると、
まず、マスクＣＰＵ１用の制御プログラムが磁気ディス
ク装置４から主メモリ２へ転送される。このことによシ
、コントロールがこの制御プログラムに移る。続すて、
この制御プログラムは、ＣＰＵ結合制御プログラムを起
動することにより、スレーブＣＰＵ１１．１２．１３と
のデータ交信が可能な状況となる。一方、スレーブＣＰ
Ｕ １１ 、１２ 、１．９のＩＰＬｆｉ作も同様に起
動され、それぞれマスクＣＰＵ Ｊからのプログラム及
びデータの交信持ちとなる。
プログラムの実行時から順を追って詳細に説明する。ま
ず、システム起動から説明する。電源が投入されると、
まず、マスクＣＰＵ１用の制御プログラムが磁気ディス
ク装置４から主メモリ２へ転送される。このことによシ
、コントロールがこの制御プログラムに移る。続すて、
この制御プログラムは、ＣＰＵ結合制御プログラムを起
動することにより、スレーブＣＰＵ１１．１２．１３と
のデータ交信が可能な状況となる。一方、スレーブＣＰ
Ｕ １１ 、１２ 、１．９のＩＰＬｆｉ作も同様に起
動され、それぞれマスクＣＰＵ Ｊからのプログラム及
びデータの交信持ちとなる。
次に、応用プログラムの動作につき、スレーブＣＰＵ
Ｉ Ｊの応用プログラムを起動させるケースを例示して
説明を行なう。マスタＣＰＵ １の制御プログラムによ
ってＫｎ／ＣＲＴ Ｑ上に表示される作業メニューより
ｒ ＣＰＵ −ｎの動作」を選択する。このことによ
シ、マスタＣＰＵ １の制御プログラムは、トリが信号
発生モジュール１０４ｂを介しスレーブＣＰＵ １１の
ＩＰＬモジュール１７に対し起動信号を送る。次に１ス
レーブＣＰＵ１１０制御プログラム及び統合制御プログ
ラムがスレーブＣＰＵ １１に転送され、このことＫよ
り、スレーブＣＰＵ Ｉ Ｊは動作状態となる。
Ｉ Ｊの応用プログラムを起動させるケースを例示して
説明を行なう。マスタＣＰＵ １の制御プログラムによ
ってＫｎ／ＣＲＴ Ｑ上に表示される作業メニューより
ｒ ＣＰＵ −ｎの動作」を選択する。このことによ
シ、マスタＣＰＵ １の制御プログラムは、トリが信号
発生モジュール１０４ｂを介しスレーブＣＰＵ １１の
ＩＰＬモジュール１７に対し起動信号を送る。次に１ス
レーブＣＰＵ１１０制御プログラム及び統合制御プログ
ラムがスレーブＣＰＵ １１に転送され、このことＫよ
り、スレーブＣＰＵ Ｉ Ｊは動作状態となる。
そして、例えば、スレーブＣＰＵ １１用の最初９−
の画面イメージを表示するため、そのデータをマスクＣ
ＰＵ １に対し送信する。マスタＣＰＵ １１側の結合
制御プログラムは、このデータを受信し、マスクＣＰＵ
１が持つＣＲＴ入出力制御プログラムヲ起動し、ＫＢ
／ＣＲＴ ９上に表示させる。この画面上で、オペレー
タは動作させるべき応用プロクラムの１つを選択する。
ＰＵ １に対し送信する。マスタＣＰＵ １１側の結合
制御プログラムは、このデータを受信し、マスクＣＰＵ
１が持つＣＲＴ入出力制御プログラムヲ起動し、ＫＢ
／ＣＲＴ ９上に表示させる。この画面上で、オペレー
タは動作させるべき応用プロクラムの１つを選択する。
この時のカーソルの動き、キー人力等のデータは逐一ス
レーブＣＰＵ １１へ送られる。各ＣＰＵ １−１１
ｍ １２ ｍ１３が持つＣＰＵ結合制御プログラムは、
ＫＢ／ＣＲＴ９、フロッピーディスク３、磁気ディスク
装置４等、各入出力デバイス毎独立にデータ転送を行な
い。且つ厳密にシミュレーションを行なう。
レーブＣＰＵ １１へ送られる。各ＣＰＵ １−１１
ｍ １２ ｍ１３が持つＣＰＵ結合制御プログラムは、
ＫＢ／ＣＲＴ９、フロッピーディスク３、磁気ディスク
装置４等、各入出力デバイス毎独立にデータ転送を行な
い。且つ厳密にシミュレーションを行なう。
従って、スレーブＣＰＵ １１ ＃ Ｊ ２ ＃ Ｊ
Ｊの各制御プログラムは入出力デバイスがマスタＣＰＵ
１にのみ装備されていることを意識せずに済む。
Ｊの各制御プログラムは入出力デバイスがマスタＣＰＵ
１にのみ装備されていることを意識せずに済む。
この様にして選ばれた応用プログラムがスレーブＣＰＵ
１１へ転送され実行される。
１１へ転送され実行される。
ところで、１担スレーブＣＰＵ １１が動作すると電源
を切らない限シスレープＣＰＵ １１の動作１０− モードとなっている。このため、マスクＣＰＴＪ Ｊを
呼び出すためのスイッチＳＷが付加されており、これを
操作することによってマスタＣＰＵ １とスレーブＣＰ
Ｕ １１との結合制御プログラムの動作は中断され、再
びマスクＣＰＵ １の制御プログラムが起動され、ＫＢ
／ＣＲＴ ９の表示画面にもマスタＣＰＵ １の作業メ
ニューが表示される。
を切らない限シスレープＣＰＵ １１の動作１０− モードとなっている。このため、マスクＣＰＴＪ Ｊを
呼び出すためのスイッチＳＷが付加されており、これを
操作することによってマスタＣＰＵ １とスレーブＣＰ
Ｕ １１との結合制御プログラムの動作は中断され、再
びマスクＣＰＵ １の制御プログラムが起動され、ＫＢ
／ＣＲＴ ９の表示画面にもマスタＣＰＵ １の作業メ
ニューが表示される。
以上説明の如く本発明によれば、ＣＰＵアーキテクチャ
の制限なく各種プログラムの実行が可能となる。このこ
とにより多数のアプリケーションが本システムの管理下
におかれ、ソフトウェア資源を廉価構成にて有効活用出
来る。
の制限なく各種プログラムの実行が可能となる。このこ
とにより多数のアプリケーションが本システムの管理下
におかれ、ソフトウェア資源を廉価構成にて有効活用出
来る。
第１図は本発明の実施例を示すブロック図、第２図は本
発明によシ使用されるソフトウェアシステムを体系的に
示す概念図、第３図は第１図に示した磁気ディスク装置
のプログラム及びファイルの格納状況を示す図である。 １・・・マスタＣＰＵ、１１ｍ１２ｅ１３・・・スレー
ブＣＰＵ ｓ ３ ｍ ４ ｅ ９・・・入出力デバイ
ス、１０１゜１０２．１０３・・・入出力データ転送モ
ジュール、１０４・・・トリが信号発生モジュール、Ｓ
Ｗ・・・スイッチ。
発明によシ使用されるソフトウェアシステムを体系的に
示す概念図、第３図は第１図に示した磁気ディスク装置
のプログラム及びファイルの格納状況を示す図である。 １・・・マスタＣＰＵ、１１ｍ１２ｅ１３・・・スレー
ブＣＰＵ ｓ ３ ｍ ４ ｅ ９・・・入出力デバイ
ス、１０１゜１０２．１０３・・・入出力データ転送モ
ジュール、１０４・・・トリが信号発生モジュール、Ｓ
Ｗ・・・スイッチ。
Claims (1)
- １個のマスタＣＰＵと複数のスレーブＣＰＵとで構成さ
れ、上記マスクＣＰＵ Ｋのみ装備される入出力デバイ
スを各スレーブＣＰＵで共有使用するため、上記マスタ
ＣＰＵとスレーブＣＰＵ間のデータ交信のために両者が
持つシステムパス間ニパス接続モジエール、及びマスク
ＣＰＵ カラスレープＣＰＵを起動させるためトリガ信
号を発するトリガ信号発生モジエールを接続し、これら
モジエールを介してデータ交信を行なうと共に、スレー
ブＣＰＵの動作中、マスタＣＰＵへ制御を移すことを指
示する切替え手段を上記マスタＣＰＵに備えて成ること
を特徴とする統合計算機システム・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025884A JPS60254270A (ja) | 1984-05-30 | 1984-05-30 | 統合計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025884A JPS60254270A (ja) | 1984-05-30 | 1984-05-30 | 統合計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254270A true JPS60254270A (ja) | 1985-12-14 |
Family
ID=14531127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11025884A Pending JPS60254270A (ja) | 1984-05-30 | 1984-05-30 | 統合計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920893A (en) * | 1996-06-04 | 1999-07-06 | Hitachi, Ltd. | Storage control and computer system using the same |
-
1984
- 1984-05-30 JP JP11025884A patent/JPS60254270A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920893A (en) * | 1996-06-04 | 1999-07-06 | Hitachi, Ltd. | Storage control and computer system using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930004947B1 (ko) | 데이타 처리 시스템이 다수의 중앙 처리 유닛간에서 대등 관계를 갖을 수 있게하는장치 및 그 방법 | |
| US4953074A (en) | Function-distributed control apparatus | |
| US20030095514A1 (en) | Communication device and communication method network system and robot apparatus | |
| JPH02127759A (ja) | 階層的多重バス・コンピュータ・アーキテクチア | |
| JPS62171066A (ja) | コプロセツサを有する仮想記憶仮想計算機型のデ−タ処理システム | |
| JP3340358B2 (ja) | プログラマブルコントローラ | |
| JPS60254270A (ja) | 統合計算機システム | |
| JPH06222810A (ja) | プロセス制御システム用中央処理ユニット | |
| JP2001325010A (ja) | プログラマブルコントローラシステム | |
| KR100235190B1 (ko) | 로보트제어기의 감시프로그램과 plc간의 인터페이스방법 | |
| WO2023145361A1 (ja) | ロボット制御システムおよびロボット制御システムを構成する方法 | |
| EP0316251B1 (en) | Direct control facility for multiprocessor network | |
| JPH08335201A (ja) | 入出力制御試験システム装置 | |
| JP2695930B2 (ja) | インテリジェントｉ／ｏモジュール | |
| JPH05334272A (ja) | 複数電子計算機システムの監視操作方法 | |
| JP3087477B2 (ja) | コンピュータシステム | |
| JP2767587B2 (ja) | ローカル端末シミュレータ | |
| JPS63158654A (ja) | マイクロコントロ−ラ | |
| JPH06161974A (ja) | マルチｃｐｕボードの診断方法 | |
| TWI333146B (en) | Method of avoiding command transmitting conflict and electronic apparatus using the same | |
| JPH0196725A (ja) | マルチウインドウ制御装置 | |
| JPH0495148A (ja) | 計算機システム | |
| JPS61285565A (ja) | 負荷分散形デ−タ処理装置 | |
| JPH0350662A (ja) | 並列計算機の処理制御方式 | |
| JP2001160037A (ja) | プロセッサ間通信制御方法およびその装置並びに専用機の制御装置 |