JPS60246065A

JPS60246065A - 同期信号検出回路

Info

Publication number: JPS60246065A
Application number: JP59100523A
Authority: JP
Inventors: Masami Nishida; 正己西田; Takashi Takeuchi; 崇竹内; Takashi Hoshino; 隆司星野; Takao Arai; 孝雄荒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-21
Filing date: 1984-05-21
Publication date: 1985-12-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は電子計算機等の大容量補助記憶装置に係り、特
に記録媒体から′１ｈ報を読み出し１ｇ４つ符号検出訂
正、及び時間軸変換を行なった後の第１の配列状態で、
フラグ付議りを含んでいても同期信号の時間軸上の位置
検出に好適な同期信号検出回路に関する。

〔発明の背景〕

電子計算機等の補助記憶装置として光学的又は磁気的手
段で記録される記録媒体が用いられている。

この記憶装置においては、記録媒体の欠陥に起因する記
録情報の誤りを減らす事は不可欠であるが、記録媒体の
欠陥を物理的に減らすには限界がある。この様な記録媒
体の性質を改善し等制約に媒体の誤り率を改善する方法
として。

光学式ディジタルオーディオディスクに用いられている
様なＰＣＭ　（ＰｕＩ！Ｊａ　ＣｏｃＬｅ　Ｍ　ｏｒＬ
ｗｌ：ａｔｉｏｎ）処理が利用できる。

次に、該ＰＣｉｖｉ処理の一例を説明する。第１の配列
状態にある複数チャンネルの時系列サンプリングされた
ＰＣＭ系列に対し咥延インタリーブ（配列の並び変え）
等の時間軸上の再配列を行い第２の配列状態を得る。

この過程で第１の配列状態のＰＣＭ系列の各々に含まれ
る１ワードを第１のエラー訂正符号器に供給する事によ
り第１のチェックワード系列を発生させ、この第１のチ
ェックワード系列及び複数チャンネルのＰ（、’Ｍデー
タ系列を前記第２の配列状態とし、夫々に含まれる１ワ
ードを第２のエラー訂正符号器に供給する事により第２
のチェックワード系列を発生させる。

この様にした結果、ワード単位でもって二重のインタリ
ーブを行なうものである。

インクリーブは共通のエラー訂正ブロックに含まれるチ
ェックワード及びＰＣＭデータを分散させて伝送し、受
信側において元の配列に戻したときに、共通のエラー訂
正ブロックに含まれる複数ワードのうちのエラーワード
数を少な（しようとするものである。つまり、伝送時に
バーストエラーが生じるときに、このバーストエラーな
分散化することができる。

かかるインタリーブを二重に行なえば、第１及び第２の
チェックワードの夫々が別々のエラー訂正ブロックを構
成することになるので、チェックワードの何れか一方で
エラーを訂正できないときでも、その他方を用いてエラ
ーを訂正することができ、したがって、エラー訂正能力
を一層向上させることができる。

次に、上記の方法で記録された媒体を記憶装置として用
いる場合について述べる。

記録、再生すべき情報は一般的にバイト単位（８ビツト
°）の集合（以後セクタと呼ぶ）で扱われる。そこで、
記録すべき情報列を１セクタ又はルセクタ毎に分割した
第１の情報群と、第１の情報群の内容を識別するための
情報群を交互に並べてなる配列を第１の配列とし、前記
の第２の配列状態と第１のチェックワード系列を記録媒
体に記録するものとする。

第２の配列状態で記録する際には、インタリーブの基準
及びチェックワード生成ブロックを識別する為の第２の
同期信号が挿入される。

次に、上記の方法で記録された媒体から情報を読み出す
場合について、第１図、第２図を用いて説明する。

第１図は上記で述べた記憶する情報の第１の配列状態に
おける情報フォーマット、第２図は上記の方法で記録し
た媒体から情報を読み出すデータ記憶装置のブロック図
である。

第１図において、１は第１の配列状態にある第１及び第
２の情報群を１つのセクタとする時系列上の１セクタ、
２は１セクタ中の第１０゛漬報群の内容を識別する情報
の先頭を検出するための同期信号、３は１セクタの中の
第１の情報群の内容を識・別するための第２の情報群、
４は１セクタ中の第１の情報群、５はＣＲｅ　（Ｃｙｃ
ｌ：ｉｃＦＬｇｄｕｎｄａｒＬＣｙＣｈｅｃｋ　）　符
号である。

また、第２図において、６はディスク。

７はレーザーピックアップ、８は第２の同期信号の検出
回路、９はデータストローブ回路、１０は符号誤り検出
引止回路、１１はディンタリープ回路、１２は符号誤り
検出訂正回路、１５は第１の同期信号の検出回路、１４
は第１の同期信号検出用クロック入力端子、１５は第１
の同期信号検出出力端子、１６は情報信号出力端子、１
７はＣＲＣチェック出力端子、１８はＣＲＣ演算回路、
１９はエラーフラグ出力端子である。

ここで、ディスクから情報を読み出す場合について説明
する。

まず、ディスク６からレーザーピックアップ７により読
み出された信号は第２の同期信号の検出回路８及びデー
タス）ｏ−プ回路９に入る。

そこで第２の同期信号が入ってきたときに同期信号を検
出したことを示す信号が第２の同期信号検出回路８から
データストローブ回路９に入り、データストローブ回路
９からは第２の配列状態の時系列情報群が出力される。

しかしながら、この情報群中にはレーザーピックアップ
７でディスク６より信号を読み出す際に生じたエラーを
よんでいる可能性がある。

したがって、このエラーを検出または訂正を行なうため
に１上記第２の配列状態の情報群は符号誤り検出訂正回
路１０に入って処理される。

その処理後、符号誤り検出訂正回９ｇ１０から出力され
た情報群はデインタリープ回路１１に入力され、時間軸
変換が行なわれる。つまり、ディンタリーブ回路１１か
らは第１の配列状態に戻された情報群が出力される。そ
の後、符号誤り検出訂正回路１２により２回目の符号誤
り検出訂正が行なわれた後、誤りデータが減少した第１
図の第１の配列状態の′ｊＮ報＃１が情報信号出力端子
１６からバイト単位で出力されろうしかし、このとき符号誤り検出訂正回路９及び１１で訂
正できなかった情報に対しては、その情報が誤りである
ことを示す信号（以後エラーフラグと呼ぶ）がエラーフ
ラグ出力端子１９から誤りを生じた情報に付随して出力
される。

次に、情報信号出力端子１６から出力された情報群は電
子計算機等の機器に送られるが、このとき電子計Ｘ機等
の機器はセクタ単位で情報を読み込むため、各セクタの
先頭を検出する必要がある。これはセクタ中の第２の情
報群５に含まれる第１の同期信号２を第１の同期信号検
出回路１５において、第１の同期信号検出用クロック入
力端子１４よりストローブクロックを入力することによ
り行なわれる。同期信号が検出されると、第１の同期信
号検出出力端子１５より同期信号を検出したことを示す
信号が出力される。

また、同期信号以外の情報はＣＲｃ演算回路１８に入り
、情報に誤りがないかチェックされる。

これはセクタ単位で行なわれ、情報に誤りがなげればＣ
ＲＣチェック出力端子１７から情報に誤りがなかったこ
とを示す信号が出力される。

上記システムの説明のうち１次に第１の同期信号の検出
方法について述べる。

第５図において、２０は８ピットパラレル−シリアル変
換回路、２１はＣＲＣ演算回路、２２はＣＥチェック出
力端子、２５は第１の配列状態にある情報群のパラレル
入力端子、２４はストローブクロック入力端子、２５は
８ビツトパラレル４段のシフトレジスタ、２６はエラー
フラグ信号入力端子、２７は４段シフトレジスタ、２８
は８ビツトパラレル４段の第１の同期信号パターン−数
構出回路、２９はデコーダ、　５０はＯＲ−ＡＮＤ複合
ゲート。

５１は４人力ＡＮＤゲート、５２は同期信号検出出力端
子である。

なお、前記（、’ＲＣ演算回路２１．ｃＲＣチェック出
力端子２２．ストローブクロック入力端子２４．エラー
フラグ信号入力端子２６および同期信号検出出力端子５
２は、それぞれ第２図の符号１Ｂ、１７゜１４．１９お
よび１５に対応する。

次に第１の同期信号の一例として、４バイトで、かつそ
のパターンがＦＦ　ＦＦ　ＦＦ　００　”１７）１６進
で表したものを想定して、第５図の動作を説明する。　
・まず、上記の正しい第１の同期信号パターンが入力され
た場合を考える。

情報群の入力端子２５より入力された上記同期信号はス
トローブクロック入力端子２４より入力されたクロック
により８ビットパラレル４段シフトレジスタ２５にシフ
ト入力される。このとき、シフトレジスタ２５の各Ａ、
Ｂ、（、’の段からは“ＦＦ“。

Ｄの段からは”ＯＯ”の８ビツト（１バイト）の信号が
第１の同期信号パターン−数構出回路２８に入力されパ
ターン一致か行なわれる。今は、入力された同期信号か
正しい信号であるので、ノくターン−数構出回路２８の
各４段からは１１”の信号が各々次のＯＲ−ＡＮＤ複合
ゲート５０のα、ｌ）、（４，ｄの０Ｒ４ｌｔｌｌに入
力される。ここで、　ＯＲ側に直接入力された°ぜの信
号はそのまま４人力ＡＮＤゲート５１に入力され、その
結果、同期信号検出出力端子５２から同期信号を検出し
たことを示す”１″の信号が出力される。

また、この同期信号を検出したことを示す信号はＣＲＣ
演算回路２１に入って演算回路のリセットを行なう。そ
の後に８ビットパラレル−シリアル変換回路２０により
シリアルデータに変換された情報がＣＲＣ演算回路２１
に入る。そして、第１図のＣＲＣ符号５まで入力された
ときに、入力された情報の中に誤りがなければ、ＣＲｃ
チェック端子２２から誤りがなかったことを示す１″の
信号か出力される。

次に、符号誤り検出訂正回路１０．１２で訂正できなか
った情報を含む第１の同期信号パターンが入力された場
合を考える。

このときの同期信号パターンは４バイトのうち５番目の
バイトが誤って”　ＦＦ　ＦＦ　ＡＡ　００　”の信号
が入力されたものとする。ここで、”晶″は誤りデータ
であることを示１゜また、このときエラーフラグ信号は
４バイトの同期信号に付随して”００１０”がエラー７
ラグ入力端子２６より４段シフトレジスタ２７に入力さ
れる。これは５バイト目の同期信号に誤りが生じている
ことを示すものである。

この場合も°第１の配列状態の情報群の入力端子２６よ
り入力された上記の誤りを含む同期信号は、ストローブ
クロック入力端子２４より入力されるクロックにより８
ビツトパラレル４段シフトレジスタ２５にシフト入力さ
れるとともに、エラー７ラグ入力端子２６から入力され
たエラ−７ラグ信号も４段シフトレジスタ２７１Ｃシフ
ト入力される。このとき８ビツトパラレルシフトレジス
タ２５の各Ａ、Ｂの段からは＠ＦＦ”、Ｃの段は”Ｍ”
Ｄの段は＠００′″の各１バイトの信号が同期信号パタ
ーン−数構出回路２８に入力されパターン一致が行なわ
れる。

しかしながら、今の場合は５バイト目の同期信号が誤っ
ているので、その結果としては各４段のパターン−数構
出回路２８からは”１１０１″の信号が各々ＯＲ−ＡＮ
Ｄ複合ゲート３０のα、ｂ、ｃ、ｄのＯＲ側にダイレク
トに入力される。このため、各ゲートからは、このまま
では、”１１０１”の信号が出力されることになり、結
果としては同期信号が検出できないことになる。

しかし、このとき４段シフトレジスタ２７の出力は一０
１０″となっており、この信号を入力とするデコーダ２
９が４ビツトの信号のうち１ビツトだけ＠１″の信号が
あったときに１１”を出力するデコーダであるとすると
、今デコーダ２９０入力は＠００１０”であるのでデコ
ーダ２９からは１１″が出力され、この信号がＯＲ−Ａ
ＮＤ複合ゲート５０の各々α、ｈ、ａ、ｄのＡＮＤ側に
入力される。また同時にシフトレジスタ２７の５段目か
らは１″の信号が出力されているので、０Ｒ−ＡＰ■ゲ
ート５０のＣのＡＮＤ　９１Ｑの両人力に１１″が入り
、ＯＲ側の入力がＯ″であってもＯｆｔ　−ＡＮＤゲー
ト５０のＣの０ＲＩｌｌｌの出力は１”となる。

これでＯＲ−ＡＮＤゲート５０の各α、ｈ、ｃ、ｄの出
力は１１″となり、これらの信号が４人力ＡＮＤゲート
５１に入り、同期信号検出出力端子５２から同期信号を
検出したことを示す”１”の信号が出力される。なお、
この同期信号はＣ肌演算回路２１のリセットにも用いら
れる。

以上の例のように、４バイトの同期信号のうち１バイト
誤りデータが含まれていても、その誤りデータにエラー
７ラグが付加されていれば、同期信号を検出することが
できる。

しかしながら、この同期信号検出回路においては以下に
示すパターンのときに誤検出する。

＠ＦＦ　ＦＦ　ＦＦ　ＡＡ　００　” 次に、上記信号パターンが入力されたときに誤検出する
ことを説明する。

まず、上記信号パターンのうち−ＦＦ　ＦＦ　ＦＦＡＡ
”が正規の同期信号であり、＠晶”はエラーフラグ付き
誤りデータであったとする。このとき上記に説明したよ
うに正しい同期信号４バイトのうち、エラーフラグ付き
誤りデータが１ノくイトしかないので、これは正しい同
期信号が入力されたものとして同期信号を検出したこと
を示す信号が、同期信号検出出力端子から出力される。

次に１０“のデータが８ビツトパラレルシフトレジスタ
２５にシフト入力されたとき、シフトレジスタ２５の出
力信号は”ＦＦ　ＦＦ　ＡＡ　ｏｏ’となる。

ここで“ＡＡ″はエラーフラグ付き誤りデータであるが
その他は正しい同期信号パターンと一致するため、この
場合も正しい同期信号が入力さ・れたものとして誤検出
される。

したがって、結果として、正しい同期信号を検出したこ
とを示す信号が、同期信号検出出力端子５２から出力さ
れたすぐ後に、誤検出された信−号が出力されることに
なる。

また、上記信号パターンのうち正規の同期信号パターン
がＦＦ”　ＦＦ　ＡＡ　００”の場合であっても上記説
明と同様で、正しい同期信号を検出したことを示す信号
よりも先に誤検出された信号が出力される。

以上のように、従来の同期信号検出回路においては、入
力される信号パターンによっては同期信号を誤検出する
という欠点があった。

〔発明の目的〕

本発明の目的は、ディスクを用いた′成子計算機等の補
助記憶装置での情報の読み出し時に、誤り訂正等の信号
処理後に得られる第１の配列状態の情報群中にある第１
の同期信号を検出する場合、ＣＥの演算結果から第１の
同期信号の時間軸上の位置を算出することＫより、エラ
ーフラグ付き誤りデータを含む第１の同期信号でも検出
できる同期信号検出回路を提供することＫある。

〔発明の概要〕

第１の配列状態にある第１の同期信号の前には前のセク
タの情報群中に誤りがあるかどうかをチェックするＣＬ
符号があるか、もし前のセクタの情報群中に誤りがなげ
ればＣＲＣ符号をチェックする回路にＣＲＣ符号を入力
し終わったときに誤りがないことを示す信号がＣＲＣ符
号をチェックする回路から出力される。

本発明は、このような従来回路の性質を利用したもので
あり、同期信号パターンが全て正しければそのパターン
だけで同期信号を検出するが、エラー７ラグ付き誤りパ
ターンが同期信号内にあれば、パターンだけでなく上記
のようＫＣＥ符号からの位置を考慮して同期信号を検出
することにより、同期信号の前後のパターンによって生
じる同期信号の誤検出を防止した点に特徴がある。

〔発明の実施例〕

以下９本発明の一実施例を図面を用いて説明する。

第４図は本発明による一実施例の第１の同期信号の検出
回路である。

第４図において第５図と同じ符号のものは第５図のもの
と同じ又は同等の動作をするものとする。さらに第４図
において、５５はカウンタ。

５４は０Ｒ−ｓ入力ＡＮＤ複合ゲートである。

なお、第４図においても、第５図の場合と同様に、第１
の同期信号の一例として４バイトの場合を考え、その同
期信号パターンは−ＦＦ　ＦＦＦＦ０Ｏ”の１６進で表
わすものとするうまず、上記の正しい第１の同期信号パ
ターンが入力された場合を考える。

情報群の入力端子２５より入力された上期同期信号はス
トローブクロック入力端子２４より入力されたクロック
・により８ビツトパラレル４段シフトレジスタ２５にシ
フト入力される。このとき、シフトレジスタ２５の各Ａ
、Ｂ、Ｃの段からは−ＦＦ−Ｄの段からは００″の８ビ
ツト（１バイト）の信号が第１の同期信号パターン−数
構出回路２８に入力されパターン一致が行なわれる。

今の場合は入力された同期信号が正しい信号と仮定して
いるのでパターン−数構出回路２８の各４段からは１”
の信号が各々次の０Ｒ−５人力ＡＮＤ複合ゲート５４の
’ｓＬ！ＩｓルのＯＲ側に入力される。ここでＯＲ側に
直接入力された１１の信号はそのまま４人力ＡＮＤゲー
ト５１に入力され、その結果同期信号検出出力端子５２
から同期信号を検出したことを示す”１１の信号が出力
される。

また、この同期信号を検出したことを示す信号はＣ期演
算回路２１に入って演算回路のリセットを行なう。その
後に８ビットパラレル−シリアル変換回路２０によりシ
リアルデータに変換された情報がＣＲＣ演算回路２１に
入り、第１図のＣＲＣ符号５まで入力されたとぎに、入
力された情報の中に誤りがなければＣＲｅチェック端子
２２から誤りがなかったことを示す１１°′の信号が出
力される。

次に符号誤り検出訂正回路１０．１２で訂正できなかっ
た情報を含む第１の同期信号パターンが入力された場合
を考える。

このときの同期信号パターンは、従来例の場合と同様に
４バイトのうち５番目のバイトが誤って”ＦＦ　ＦＦ　
ＡＡ　００”の信号が入力されたものとする。ここで、
１Ｍ″は誤りデータであることを示す。また、このとき
エラーフラグ信号は４バイトの同期信号に付随して＠０
０１０’がエラーフラグ人力端子２６より４段シフトレ
ジスタ２７に入力される。これは５バイト目の同期信号
に誤りが生じていることを示すものである。

この場合も第１の配列状態の情報群の入力端子２５より
入力された上記の誤りを含む同期信号は、ストローブク
ロック入力端子２４より入力されるクロックにより８ビ
ツトパラレル４段シフトレジスタ２５にシフト入力され
るとともに、エラーフラグ入力端子２６から入力された
エラーフラグ信号も４段シフトレジスタ２５にシフト入
力される。このとぎ６ビツトパラレルシフトレジスタ２
５の各Ａ、Ｈの段からは−ＦＦ″、Ｃの段は１ＭＤの段
は１００″の各１バイトの信号が同期信号パターン−数
構出回路２８に入力されパターン一致が行なわれる。

しかし、今の場合は５バイト目の同期信号が誤っている
ので、その結果としては各４段の、・（ターン−数構出
回路２８からは”１１０１’の信号が各々ＯＲ−ＡＮＤ
複合ゲート５４の’ｓＬ！ｌｙ’のＯＲ側に直接入力さ
れる。このため各ゲートからは、このままでは”１１０
１″の信号が出力されることになり、結果としては同期
信号が検出できないことになる。　・しかし、このとき４段シフトレジスタ２７の出力は“０
０１０”となっており、この信号を入力とするデコーダ
２９が４ビツトの信号のうち１ビツトだけ”ぜの信号が
あったときに１”を出力するデコーダであるとすると、
今デコーダ２９の入力は００１０”であるのでデコーダ
２９からは１１”が出力され、この信号が０Ｒ−５人力
ＡＮＤ複合ゲート５４の各々’＋ｆｙ！１＋ｈの５人力
ＡＮＤ側に入力される。

また同時にシフトレジスタ２７０５段目からは”１”の
信号が出力され、それが０Ｒ−５人力ＡＮＤ複合ゲート
５４の１のＡＮＤ側に入力される。

さらに情報群の入力端子２５に入力される信号はＣＦｊ
Ｃ符号の後に次のセクタの同期信号があるが、このこと
を利用して次に示した動作を行なう。

まず同期信号を除く１セクタ内の誤りのない信号がパラ
レル−シリアル変換器２０でシリアル変換された後に、
　ｅＲｃ演算回路２１に１セクタの最後のＣＦＬＣ符号
まで入力されると、ＣＦ演算回路２１より入力された情
報に誤りがなかったことを示す信号が出力される。この
信号は同期信号が入力される直前に出るので、これから
４数えると同期信号がちょうど８ビツトパラレル４段シ
フトレジスタ２５に入力されたタイミングとなる。つま
り、ＣＲＣ演算回路２１から出力された信号によりカウ
ンタ５５をリセットし、カウンタ５５の値が４になると
、カウンタ５５から０１″の信号を出力するようにして
０Ｒ−５人力ＡＮＤ複合ゲートのＡＮＤ側に入力される
。

以上のようにして同期信号４バイトが入力されると、０
Ｒ−５人力ＡＮＤゲート５４の１のＡＮＤ側の入力はす
べて１″となり、したがって０Ｒ−５人力ＡＮＤゲート
５４の’Ｊ、ｙ−ｈｆ）出力が全て“１”となって、４
人力ＡＮＤゲートに入力され同期信号を検出したことを
示す信号が同期信号検出出力端子５２より出力される。

以上の動作はほぼ第６図の従来回路の場合と同じである
が、次に第５図の回路で誤検出した場合の同期信号パタ
ーンが入力されたときの動作について述べる。したがっ
て、入力信号パターンは・ＦＦ　ＦＦ　ＦＦ　ＡＡ　ｏｎ” であり、本来″ＦＦＦＦＭ００・が同期信号であるもの
とする。また、晶が誤りパターンでエラーフラグが付加
されているものとする。

第５図の従来回路では、信号パターン”ＦＦ　ＦＦＦＦ
　ＡＡ”でも同期信号と検出するため、誤検出を生じた
が９本実施例による第４図の回路では現在入力されてい
る同期信号の前のセクタの情報が全て正しければ、ＣＦ
演算回路より信号が出力されカウンタ５５をリセットす
る。その後ストローブクロック２４より入力されるクロ
ックを４数えるとカウンタ５５から”１”の信号が出力
され、その信号か０Ｒ−５人力ＡＮＤ複合ゲート５４の
ＡＮＤ側に入力されてシフトレジスタ２７及びデコーダ
２９からの信号をゲーテイブする。

したかって、−ＦＦ　ＦＦ　ＦＦ　ＡＡ”の場合には０
Ｒ−３人力ＡＮＤ複合ゲート５４の、ｑからハ”Ｏ”の
信号が出力され、同期信号を検出したことを示す信号は
出力されず、次のクロックで入力される本来の正しい同
期信号（誤りを含む）が入力されたとき初めて同期信号
を検出したことを示す信号が同期信号検出出力端子５２
から出力される。

以上のように本実施例によれば誤ったバイト情報を含む
同期信号が入力されても、誤検出を生ずることなく同期
信号を検出することができる。

〔発明の効果〕

本発明によれば、第１の配列状態にある時系列情報群中
の第２の情報群に含まれる第１の数バイトの同期信号検
出回路において、その同期信号に誤りパターンが含まれ
ていても既定ノ々イト数以下の誤りで、その誤ったノく
イト情報にエラーフラグが付加されていればそれを正し
く１同期信号として検出することができ、かつその場合
にある特定パターンにおいて同期信号の誤検出を生じな
いようにする効果がある。

なお、前記の本発明の例では上記効果を得る゛ためにリ
セット型のＣＲＣ符号を用０て（するｈζ、これは他の
セット型、リセット型の巡回符号を用いてもよい。

また、ＣＲＣ符号のかわりに他の誤検出符号を用いるこ
ともできる。

【図面の簡単な説明】

第１図は第１の配列状態における情報フォーマット図、
第２図は媒体から情報を読み出すデータ記憶装置のブロ
ック図、第５図は第１の同期信号を検出する従来の同期
信号検出回路のブロック図、第４図は本発明の一実施例
による第１の同期信号を検出する同期信号検出回路のブ
ロック図を示す。２０・・・８ビットパラレル−シリアル変換回路、２１
・・、ＣＲＬ’演算回路、２３・・・第１の配列状態に
ある情報の入力端子、２４・・・ストローブクロック入
力端子、２５・・・８ビツトパラレル４段シフトレジス
タ、２６・・・エラーフラグ信号入力端子、２７・・・
４段シフトレジスタ、２８・・・８ビツトパラレル４段
の第１の同期信号パターン−数構出回路、２９・・・デ
コーダ、５０・・・０Ｒ−ＡＮＤ複合ゲート、５１・・
・４人力ＡＮＤゲート、５２・・・同期信号検出出力端
子、５５・・・カウンタ、５４・・・０Ｒ−５人力Ｍの
複合ゲート。代理人弁理士　高　橋　明　夫第　２　図／ｃ／／７　＃；　／Ｓ第３図慕　４−　図

Claims

【特許請求の範囲】

（１）ｍビットを１バイトとするルバイト（ただし、ｍ
−は正の整数）で構成される同期信号を含む情報信号が
入力するｍビットパラレル１段シフトレジスタと、該シ
フトレジスタからパラレル出力されるｍＸｎビットが同
期信号パターンと一致しているか否かをバイト単位で検
出し、一致しているときはルビット出力全てを論理的に
＠１２（又は”ｏ”　）とし、不一致のときは、不一致
のバイトに対応するビット出力を”０″（又ハ＠１″）
トするｍビット出力の同期信号ハターン一致検出回路と
、前記同期信号でバイト単位に誤まっている可能性があ
ることを示すエラーフラグが入力し、パラレル的に信号
を出力するル段シフトレジスタと、該ル段シフトレジス
タのパラレル出力を入力とし、該ル段シフトレジスタの
にビットのみがエラーフラグのとき、”１″（又は”０
″）の信号を出力するデコーダと前記同期信号を含む情
報信号が入力する前記ｍビットパラレル１段シフトレジ
スタの前にある１セクタ内にビット誤りがあるか否かを
シリアル的に検出し、誤りがないときに誤りがなかった
ことを示す信号を出力する誤り検出回路とを有する同期
信号検出回路において、前記誤りがなかったことを示す
信号によってリセットされ、ル個のストローブクロック
を数えた時にのみ”ぜ（又は１０″）の信号を出力する
カウンタと、前記同期信号パターン−数構出回路のｍビ
ットの出力が全て１１”（又は＠０″）の時、又は該ｍ
ビットの出力のいずれかに個のみが０″（又は１１”）
で、かつ前記カウンタ出力がｌ′１″（又は”０”）の
時に、同期信号検出の信号を出力する論理回路とを具備
したことを特徴とする同期信号検出回路。
（２）　前記論理回路がＯＲ−ＡＮＤ複合ゲートから形
成されていることを特徴とする特許範囲第１項記載の同期信号検出回路。