JPH01312779A - 同期パターン検出回路 - Google Patents
同期パターン検出回路Info
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- JPH01312779A JPH01312779A JP14544388A JP14544388A JPH01312779A JP H01312779 A JPH01312779 A JP H01312779A JP 14544388 A JP14544388 A JP 14544388A JP 14544388 A JP14544388 A JP 14544388A JP H01312779 A JPH01312779 A JP H01312779A
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- 238000001514 detection method Methods 0.000 title claims abstract description 49
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000003287 optical effect Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば情報信号を記録した光デイスク装置等
のディジタルデータ再生系における同期パターンを検出
するものであって、特に同期パターンが長いパターンを
有するものに適用して有効な同期パターン検出回路に関
するものである。
のディジタルデータ再生系における同期パターンを検出
するものであって、特に同期パターンが長いパターンを
有するものに適用して有効な同期パターン検出回路に関
するものである。
従来、この種の同期パターン検出回路としては、例えば
−例として第６図に示すものがある。
−例として第６図に示すものがある。
これは入力端子１に供給されるデータ信号の同期パター
ンのビット数がｎビットとした場合、２はｎビットのシ
フトレジスタであり、３はｎビットの入カバターンが同
期パターンと一致したときに一致パルスを出力端子４に
送出する一致検出回路である。第７図は他の従来例であ
り、再生された同期パターンににビット以下の誤りが生
じても同期パターンと認識できる同期パターン検出回路
である。これは一致検出回路として通常、ＲＯＭ５を用
いている。Ｒ６Ｍ５は、ｎビットのアドレス値が同期パ
ターンに対してにビット以内のハミング距離にある場合
に、一致パルスを出力端子４に送出するように予めＲＯ
Ｍ５の内容が書き込まれているものである。
ンのビット数がｎビットとした場合、２はｎビットのシ
フトレジスタであり、３はｎビットの入カバターンが同
期パターンと一致したときに一致パルスを出力端子４に
送出する一致検出回路である。第７図は他の従来例であ
り、再生された同期パターンににビット以下の誤りが生
じても同期パターンと認識できる同期パターン検出回路
である。これは一致検出回路として通常、ＲＯＭ５を用
いている。Ｒ６Ｍ５は、ｎビットのアドレス値が同期パ
ターンに対してにビット以内のハミング距離にある場合
に、一致パルスを出力端子４に送出するように予めＲＯ
Ｍ５の内容が書き込まれているものである。
しかしながら、同期パターンのビット数ｎは、通常では
８〜１６ビットのものも多いが、例えば光ディスクの標
準化規格であるＩＳＯフォーマットにあっては、データ
フィールドの先頭を示す同期パターンが４８ビットとい
うように多いものである。このように同期パターンが長
い場合にあっては、第６図に示す従来例では、符号誤り
率の高いメディアを用いたときには同期信号検出抜けが
多発するという問題点があった。また、第７図に示す従
来例にあっては、ＲＯＭ５のアドレス入力が４８ビット
と極めて大容量としなければならず、大容量のＲＯＭ５
を必要とする問題点があった。
８〜１６ビットのものも多いが、例えば光ディスクの標
準化規格であるＩＳＯフォーマットにあっては、データ
フィールドの先頭を示す同期パターンが４８ビットとい
うように多いものである。このように同期パターンが長
い場合にあっては、第６図に示す従来例では、符号誤り
率の高いメディアを用いたときには同期信号検出抜けが
多発するという問題点があった。また、第７図に示す従
来例にあっては、ＲＯＭ５のアドレス入力が４８ビット
と極めて大容量としなければならず、大容量のＲＯＭ５
を必要とする問題点があった。
本発明は、上記問題点に鑑みてなされたものであり、同
期パターンが長いものであっても簡単な構成で、しかも
ある程度の符号誤りを許容しても正確に同期パターン検
出を行うことができる同期パターン検出回路を提供する
ことを目的とする。
期パターンが長いものであっても簡単な構成で、しかも
ある程度の符号誤りを許容しても正確に同期パターン検
出を行うことができる同期パターン検出回路を提供する
ことを目的とする。
本発明における上記目的を達成さ５せるための手段は、
ｎビットからなる同期パターンを夫々２ビットからなる
（ｍ＋１）個の同期パターンに分解し、その（ｍ＋１）
個の同期パターンを夫々間隔ｄｉ （ｉ＝１．２，３
．−ｍ）ビットだけ離れて配置したとき、２ビットのシ
フトレジスタと、該ｌビットのシストレジスタの出力が
（ｍ＋１）個の同期パターンのいずれかと一致するか否
がを検出するための一致検出回路と、前記ｄ１ビットの
ｍ個のシフトレジスタと、各シフトレジスタの出力を一
方の入力とする論理和ゲートから成り、該パターン一致
、検出回路の（ｍ＋１）個の出力のうち、（ｍ＋１）番
目のパターン一致検出回路の出力をｄｉビットのシフト
レジスタの人力とし、ｍ〜１番目のパターン一致検出回
路の出力を各論理和ゲートの入力とし、最後段の論理和
ゲートの出力を同期パターン検出出力とするよう構成し
たことを特徴とする同期パターン検出回路に係るもので
ある。
ｎビットからなる同期パターンを夫々２ビットからなる
（ｍ＋１）個の同期パターンに分解し、その（ｍ＋１）
個の同期パターンを夫々間隔ｄｉ （ｉ＝１．２，３
．−ｍ）ビットだけ離れて配置したとき、２ビットのシ
フトレジスタと、該ｌビットのシストレジスタの出力が
（ｍ＋１）個の同期パターンのいずれかと一致するか否
がを検出するための一致検出回路と、前記ｄ１ビットの
ｍ個のシフトレジスタと、各シフトレジスタの出力を一
方の入力とする論理和ゲートから成り、該パターン一致
、検出回路の（ｍ＋１）個の出力のうち、（ｍ＋１）番
目のパターン一致検出回路の出力をｄｉビットのシフト
レジスタの人力とし、ｍ〜１番目のパターン一致検出回
路の出力を各論理和ゲートの入力とし、最後段の論理和
ゲートの出力を同期パターン検出出力とするよう構成し
たことを特徴とする同期パターン検出回路に係るもので
ある。
上記構成において、ｌビットのシフトレジスタはｎ個か
らなる同期パターンを夫々ｌビットからなる（ｍ＋１）
個の同期パターンに分解し、一致検出回路はシフトレジ
スタの出力が（ｍ＋１）個の同期パターンのいずれかが
一致するか否かを検出し、同期パターンゲート回路は最
終段の論理和をとるオア回路の出力を同期パターンの検
出出力とすることを図っている。
らなる同期パターンを夫々ｌビットからなる（ｍ＋１）
個の同期パターンに分解し、一致検出回路はシフトレジ
スタの出力が（ｍ＋１）個の同期パターンのいずれかが
一致するか否かを検出し、同期パターンゲート回路は最
終段の論理和をとるオア回路の出力を同期パターンの検
出出力とすることを図っている。
以下、本発明の′一実施例を図面に基づいて説明する。
第１図は、その同期パターン検出回路を示すブロック図
であるが、従来と同一部分は同一符号を付して説明を省
略する。１０は入力端子１に入力されるデータ信号の同
期パターンが例えば４８ビットの場合に１６ビットのシ
フトレジスタ、１１はシフトレジスタ１０の出力側に接
続されたパターンの一致検出回路である。即ち、シフト
レジスタ■０は第２図（Ａ）で示すように同期パターン
がＳ０〜Ｓ４？の４８ビットで構成されているときに、
第２図（Ｂ）及び下記で示すようにＱ０〜Ｑ Ｉｓの１
６ビットづつ５個の同期パターンＳＹＯ〜ＳＹ４に分解
するものである。
であるが、従来と同一部分は同一符号を付して説明を省
略する。１０は入力端子１に入力されるデータ信号の同
期パターンが例えば４８ビットの場合に１６ビットのシ
フトレジスタ、１１はシフトレジスタ１０の出力側に接
続されたパターンの一致検出回路である。即ち、シフト
レジスタ■０は第２図（Ａ）で示すように同期パターン
がＳ０〜Ｓ４？の４８ビットで構成されているときに、
第２図（Ｂ）及び下記で示すようにＱ０〜Ｑ Ｉｓの１
６ビットづつ５個の同期パターンＳＹＯ〜ＳＹ４に分解
するものである。
ＳＹＯ： （Ｓ＋ｓ、Ｓ、、、Ｓ、、、・・・・・・
Ｓｉｒ Ｓｌ＋ＳＹＩ ： （Ｓｚｚ、 Ｓｉｘ
、 Ｓｇ＋、・・・・・・Ｓｌ。、Ｓ、。
Ｓｉｒ Ｓｌ＋ＳＹＩ ： （Ｓｚｚ、 Ｓｉｘ
、 Ｓｇ＋、・・・・・・Ｓｌ。、Ｓ、。
５ｓ）
ＳＹ２ ： （Ｓ３１． Ｓｉ。、Ｓ２９．・・・
・・・Ｓ Ｉｌｌ ｒ Ｓ ｌ？Ｓ Ｉ＆） ＳＹ３ ： Ｃ５５ｑ、 Ｓｓｓ、 Ｓｚｖ、・・
・・・・Ｓｚｂ、 Ｓｚｓ＋ＳＹ４ ： （Ｓ４？、
Ｓ４ａ、 Ｓ４ｓ、・・・・・・Ｓｉｎ、５ｚ３Ｓ
ｉｚ） そして、一致検出回路１１は均等な間隔８ビットづつ離
れた同期パターン５ＹＯ−３Ｙ４の一致を検出するもの
である。一致検出回路１１は、その出力端子３０〜Ｓ４
に夫々一致が検出されたときに第２図（Ｃ）〜（Ｇ）で
示すように一致パルスＳＹ４〜ＳＹ０を送出するもので
ある。
・・・Ｓ Ｉｌｌ ｒ Ｓ ｌ？Ｓ Ｉ＆） ＳＹ３ ： Ｃ５５ｑ、 Ｓｓｓ、 Ｓｚｖ、・・
・・・・Ｓｚｂ、 Ｓｚｓ＋ＳＹ４ ： （Ｓ４？、
Ｓ４ａ、 Ｓ４ｓ、・・・・・・Ｓｉｎ、５ｚ３Ｓ
ｉｚ） そして、一致検出回路１１は均等な間隔８ビットづつ離
れた同期パターン５ＹＯ−３Ｙ４の一致を検出するもの
である。一致検出回路１１は、その出力端子３０〜Ｓ４
に夫々一致が検出されたときに第２図（Ｃ）〜（Ｇ）で
示すように一致パルスＳＹ４〜ＳＹ０を送出するもので
ある。
１２．１３，１４．１５は夫々８ビットのシフトレジス
タである。シフトレジスタ１２は入力側が出力端子Ｓ４
に接続され、シフトレジスタ１３は入力側がシフトレジ
スタ１２の出力と出力端子Ｓ、の出力との８ｈ理和をと
るオア回路１６の出力側に接続され、シフトレジスタ１
４は入力側がシフトレジスタ１３の出力と出力端子Ｓｔ
の出力との論理和をとるオア回路１７の出力側に接続さ
れ、シフトレジスタ１５は入力側がシフトレジスタ１４
の出力と出力端子Ｓ１の出力との論理和をとるオア回路
１８の出力側に接続されている。シフトレジスタ１５の
出力と出力端子Ｓ０の出力とはオア回路１９によって論
理和がとられ、その出力側に第２図（Ｈ）で示す同期パ
ルスＳＹが得られるようになっている。２０はオア回路
１９の出力側に接続されたアンド回路、２１はアンド回
路２０の出力側に接続されたオア回路である。２２はオ
ア回路２１の出力がリセット端子Ｒに供給され出力端子
Ｑがアンド回路２０の他方の入力端子に接続されたフリ
ップフロップ回路である。またアンド回路２０の出力側
には同期パルスＳＹの出力端子４が接続されている。２
３はオア回路２１の入力側に接続されたゲートクローズ
パルス用の入力端子、２４はフリップフロップ回路２２
のセット端子Ｓに接続されたゲートオーブンパルス用の
入力端子である。そして、これらアンド回路２０、オア
回路２１、フリップフロップ回路２２等によって同期パ
ターンゲート回路２５が構成されている。２６はシフト
レジスタ１０，１２．１３，１４．１５及びフリップフ
ロップ回路１５のクロックパルスの入力端子である。
タである。シフトレジスタ１２は入力側が出力端子Ｓ４
に接続され、シフトレジスタ１３は入力側がシフトレジ
スタ１２の出力と出力端子Ｓ、の出力との８ｈ理和をと
るオア回路１６の出力側に接続され、シフトレジスタ１
４は入力側がシフトレジスタ１３の出力と出力端子Ｓｔ
の出力との論理和をとるオア回路１７の出力側に接続さ
れ、シフトレジスタ１５は入力側がシフトレジスタ１４
の出力と出力端子Ｓ１の出力との論理和をとるオア回路
１８の出力側に接続されている。シフトレジスタ１５の
出力と出力端子Ｓ０の出力とはオア回路１９によって論
理和がとられ、その出力側に第２図（Ｈ）で示す同期パ
ルスＳＹが得られるようになっている。２０はオア回路
１９の出力側に接続されたアンド回路、２１はアンド回
路２０の出力側に接続されたオア回路である。２２はオ
ア回路２１の出力がリセット端子Ｒに供給され出力端子
Ｑがアンド回路２０の他方の入力端子に接続されたフリ
ップフロップ回路である。またアンド回路２０の出力側
には同期パルスＳＹの出力端子４が接続されている。２
３はオア回路２１の入力側に接続されたゲートクローズ
パルス用の入力端子、２４はフリップフロップ回路２２
のセット端子Ｓに接続されたゲートオーブンパルス用の
入力端子である。そして、これらアンド回路２０、オア
回路２１、フリップフロップ回路２２等によって同期パ
ターンゲート回路２５が構成されている。２６はシフト
レジスタ１０，１２．１３，１４．１５及びフリップフ
ロップ回路１５のクロックパルスの入力端子である。
次に、以上の構成における一実施例の動作を説明する。
シフトレジスタ１０は入力端子１に供給されたデータ信
号が順次入力され、Ｑ０〜Ｑ Ｉｓの１６ビットが一致
検出回路１１に供給され°て一致検出がなされる。一致
検出回路１１は、同期パターン５ＹＯ−３Ｙ４の中のい
ずれかのパターンの一致が正しく検出されると最終段の
オア回路１９の出力側に検出出力としての同期パルスＳ
Ｙを得ることができる。これは、例えば、第３図（Ａ）
に示すように同期パターンの始め（又は終わり）付近に
斜線で示すデータ誤りが発生しても第３図（Ｄ）〜（Ｆ
）で示すように一致パルスＳＹ３〜ＳＹＩのいずれかが
正しく検出され、同期パルスＳＹを得て同期をとること
が可能となる。同様に、同期パターンの中間にデータ誤
りが発生しても同期をとることが可能となる。第４図（
Ａ）で示す光ディスクのデータフォーマットでは、１セ
クターはトラックアドレス、セクタアドレスを示すＩＤ
フィールドとデータを記録するデータフィールドとから
なる。ＩＤフィールドの始めにはセクターマークＳＭが
記録され、セクターの先頭を示している。データフィー
ルドにはＶＦＯの位相同期用信号の後にデータの先頭を
示し、復調、バイトおよびセクター同期をとるための４
８ビットの同期パターンが記録されている。
号が順次入力され、Ｑ０〜Ｑ Ｉｓの１６ビットが一致
検出回路１１に供給され°て一致検出がなされる。一致
検出回路１１は、同期パターン５ＹＯ−３Ｙ４の中のい
ずれかのパターンの一致が正しく検出されると最終段の
オア回路１９の出力側に検出出力としての同期パルスＳ
Ｙを得ることができる。これは、例えば、第３図（Ａ）
に示すように同期パターンの始め（又は終わり）付近に
斜線で示すデータ誤りが発生しても第３図（Ｄ）〜（Ｆ
）で示すように一致パルスＳＹ３〜ＳＹＩのいずれかが
正しく検出され、同期パルスＳＹを得て同期をとること
が可能となる。同様に、同期パターンの中間にデータ誤
りが発生しても同期をとることが可能となる。第４図（
Ａ）で示す光ディスクのデータフォーマットでは、１セ
クターはトラックアドレス、セクタアドレスを示すＩＤ
フィールドとデータを記録するデータフィールドとから
なる。ＩＤフィールドの始めにはセクターマークＳＭが
記録され、セクターの先頭を示している。データフィー
ルドにはＶＦＯの位相同期用信号の後にデータの先頭を
示し、復調、バイトおよびセクター同期をとるための４
８ビットの同期パターンが記録されている。
ＶＦＯの位相同期信号パターンは固定のパターンであっ
て、例えば１００１００１・・・・・・の繰返しである
。データ部分はデータに応じて様々なパターンをとる。
て、例えば１００１００１・・・・・・の繰返しである
。データ部分はデータに応じて様々なパターンをとる。
そのため、位相同期信号パターンと異なりデータは同期
パターン５ＹＯ−３Ｙ４と同一のパターンが発生する可
能性がある。しかし、同期パターンゲート回路２５でフ
リップフロップ回路２２の出力をアンド回路２０のゲー
ト信号として用いることにより誤同期を防止する。これ
は同期パターンの発生位置はセクターマークＳＭから予
測できるため、第４図（Ａ）、（Ｂ）、（Ｄ）で示すよ
うにセクターマークの位置信号ＳＭＦを基準にｔ０秒後
にゲートオープンパルスＧＯを発生させ、フリップフロ
ップ回路２２をセットして出力端子Ｑをハイレベルとし
、第４図（Ｆ）で示すようにゲートを開き検出された同
期パルスＳＹを受けつける。第２図（Ｇ）で示すように
も１秒後に同期パルスＳＹが検出できたならば第４図（
Ｃ）。
パターン５ＹＯ−３Ｙ４と同一のパターンが発生する可
能性がある。しかし、同期パターンゲート回路２５でフ
リップフロップ回路２２の出力をアンド回路２０のゲー
ト信号として用いることにより誤同期を防止する。これ
は同期パターンの発生位置はセクターマークＳＭから予
測できるため、第４図（Ａ）、（Ｂ）、（Ｄ）で示すよ
うにセクターマークの位置信号ＳＭＦを基準にｔ０秒後
にゲートオープンパルスＧＯを発生させ、フリップフロ
ップ回路２２をセットして出力端子Ｑをハイレベルとし
、第４図（Ｆ）で示すようにゲートを開き検出された同
期パルスＳＹを受けつける。第２図（Ｇ）で示すように
も１秒後に同期パルスＳＹが検出できたならば第４図（
Ｃ）。
（Ｆ）で示すようにフリップフロップ回路２２をリセッ
トしてゲートをクローズし、後に続くデータ部分による
誤検出を防止する。また、同期パタ−ン５ＹＯ−３Ｙ４
のいずれかのパターンも検出できず、従って同期パルス
ＳＹも得られなかった場合には、第２図（Ｅ）で示すよ
うに位置信号ＳＭＦ発生後、ｔ２秒後にゲートクローズ
パルスＧＣが発生しフリップフロップ回路２２をリセッ
トし出力端子Ｑをローレベルに反転させる。以上説明し
たように、ｔ２もしくはｔ３秒後に（すなわち同期パタ
ーンＳＹを検出できなかったときはｔ２秒後、検出でき
たときはｔ３秒後に）同期パターンゲート回路２５のゲ
ート２０を閉じデータ部分による誤同期を防止する。
トしてゲートをクローズし、後に続くデータ部分による
誤検出を防止する。また、同期パタ−ン５ＹＯ−３Ｙ４
のいずれかのパターンも検出できず、従って同期パルス
ＳＹも得られなかった場合には、第２図（Ｅ）で示すよ
うに位置信号ＳＭＦ発生後、ｔ２秒後にゲートクローズ
パルスＧＣが発生しフリップフロップ回路２２をリセッ
トし出力端子Ｑをローレベルに反転させる。以上説明し
たように、ｔ２もしくはｔ３秒後に（すなわち同期パタ
ーンＳＹを検出できなかったときはｔ２秒後、検出でき
たときはｔ３秒後に）同期パターンゲート回路２５のゲ
ート２０を閉じデータ部分による誤同期を防止する。
本発明の一実施例は４８ビットからなる同期パターンを
１６ビットからなる５個の同期パターンに分解したもの
である。これは、換言すればｎビットからなる同期パタ
ーンを夫々！ビットからなる（ｍ＋１）個の同期パター
ンに分解したことである。従って、（ｍ＋１）個の同期
パターンを夫々間隔ｄｉ （ｉ＝１．２，３．・・・
・・・ｍ）ビットだけ離して配置したときｌビットのシ
フトレジスタの出力を一致検出回路で（ｍ＋１）個の同
期パターンのいずれかが一致するか否かを検出すること
になる。そしてｄｉビットのｍ個のシフトレジスタと、
オア回路で同期パターンの一致を検出し同期パターンゲ
ート回路２５で所定期間ゲートして同期パターンを得る
ものである。
１６ビットからなる５個の同期パターンに分解したもの
である。これは、換言すればｎビットからなる同期パタ
ーンを夫々！ビットからなる（ｍ＋１）個の同期パター
ンに分解したことである。従って、（ｍ＋１）個の同期
パターンを夫々間隔ｄｉ （ｉ＝１．２，３．・・・
・・・ｍ）ビットだけ離して配置したときｌビットのシ
フトレジスタの出力を一致検出回路で（ｍ＋１）個の同
期パターンのいずれかが一致するか否かを検出すること
になる。そしてｄｉビットのｍ個のシフトレジスタと、
オア回路で同期パターンの一致を検出し同期パターンゲ
ート回路２５で所定期間ゲートして同期パターンを得る
ものである。
第５図は本発明の一実施例を光デイスク装置に適用した
状態を示す。３０はディスク、３１は光ピツクアップで
あり、ピックアップ３１から得られたＲＦ信号は増幅器
３２で増幅されデータセパレータ３３、ＳＭ検出回路３
４に供給される。データセパレータ３３の出力側には、
第１図に示す本発明の一実施例の同期パターン検出回路
３５が接続されている。即ち、データセパレータ３３で
分離されたデータ信号が入力端子１に供給されるように
なっている。そして、ＳＭ検出回路３４で検出された位
置信号ＳＭＦに基づいてタイミング回路３６が作動し、
ゲートクローズパルスＧＣ、ゲートオープンパルスＧｏ
が入力端子２３．２４に供給されるようになっている。
状態を示す。３０はディスク、３１は光ピツクアップで
あり、ピックアップ３１から得られたＲＦ信号は増幅器
３２で増幅されデータセパレータ３３、ＳＭ検出回路３
４に供給される。データセパレータ３３の出力側には、
第１図に示す本発明の一実施例の同期パターン検出回路
３５が接続されている。即ち、データセパレータ３３で
分離されたデータ信号が入力端子１に供給されるように
なっている。そして、ＳＭ検出回路３４で検出された位
置信号ＳＭＦに基づいてタイミング回路３６が作動し、
ゲートクローズパルスＧＣ、ゲートオープンパルスＧｏ
が入力端子２３．２４に供給されるようになっている。
同期パターン検出回路３５はデータ信号から同期パルス
ＳＹを検出し送出するが、ごれはデータセパレータ３３
の後段に接続された復調器３７に供給され、復調の同期
をとることになる。復調器３７で復調されたデータは直
並列変換回路３８で８ビットパラレルに変換されバッフ
ァメモリ３９を介してホスト側に送出される。
ＳＹを検出し送出するが、ごれはデータセパレータ３３
の後段に接続された復調器３７に供給され、復調の同期
をとることになる。復調器３７で復調されたデータは直
並列変換回路３８で８ビットパラレルに変換されバッフ
ァメモリ３９を介してホスト側に送出される。
バッファメモリ３９の書込み動作はセクターカウンタ４
０によって同期されている。即ち、セクターカウンタ４
０の出力はバッファメモリ３９のアドレス値として供給
され、セクターカウンター４０は同期パルスＳＹによっ
てクリアされることによって同期がとられている。この
ように、再生された信号中から同期パルスが検出され信
号処理がなされる。
０によって同期されている。即ち、セクターカウンタ４
０の出力はバッファメモリ３９のアドレス値として供給
され、セクターカウンター４０は同期パルスＳＹによっ
てクリアされることによって同期がとられている。この
ように、再生された信号中から同期パルスが検出され信
号処理がなされる。
なお、上述した本発明の一実施例においては、同期パタ
ーンの分解は８ビット等間隔に配置したが、分解された
同期パターンは各パターン間のハミング距離ができるだ
け大きい方が望ましい。即ち、例えば第２図において同
期パターンＳＹＩが符号誤りによって同期パターンＳＹ
Ｏと同一パターンになったために同期パターンＳＹＯと
して誤検出されるようなことができるだけ少ないように
各パターンを設定し、かつ各パターンが同期パターン上
の位置でできるだけ分散して配置されるようにすること
が望ましい。
ーンの分解は８ビット等間隔に配置したが、分解された
同期パターンは各パターン間のハミング距離ができるだ
け大きい方が望ましい。即ち、例えば第２図において同
期パターンＳＹＩが符号誤りによって同期パターンＳＹ
Ｏと同一パターンになったために同期パターンＳＹＯと
して誤検出されるようなことができるだけ少ないように
各パターンを設定し、かつ各パターンが同期パターン上
の位置でできるだけ分散して配置されるようにすること
が望ましい。
以上のように、本発明によればデータ信号中の同期パタ
ーンを複数に分解し、夫々の一致を検出し、同期パルス
を得て所定のゲート期間をもった同期パターンゲート回
路を介し、同期パルスを得るようにしたため、長い同期
パターンでも簡単な構成で同期パルスの検出を行うこと
ができると共にある程度の符号誤りをも許容しても同期
パルスを検出できる新規な同期パターン検出回路を提供
できる。
ーンを複数に分解し、夫々の一致を検出し、同期パルス
を得て所定のゲート期間をもった同期パターンゲート回
路を介し、同期パルスを得るようにしたため、長い同期
パターンでも簡単な構成で同期パルスの検出を行うこと
ができると共にある程度の符号誤りをも許容しても同期
パルスを検出できる新規な同期パターン検出回路を提供
できる。
第１図は本発明の一実施例を示す同期パターン検出回路
のブロック図、第２図は回路構成及び動作を示す説明図
、第３図はデータ誤りが発生した場合の説明図、第４図
は本発明の一実施例を適用する光ディスクのフォーマッ
トと動作を示す説明図、第５図は本発明の一実施例を光
デイスク装置に適用した場合のブロック図、第６図は従
来の同期パターン検出回路のブロック図、第７図は従来
の他の同期パターン検出回路のブロック図である。 ■・・・入力端子、４・・・出力端子、１０，１２，１
３．１４．１５・・・シフトレジスタ、１１・・・一致
検出回路、２５・・・同期パターンゲート回路、ＳＹＯ
〜ＳＹ４・・・同期パターン、ＳＹ−・・同期パルス、
ＧＣ・・・ゲートクローズパルス、ＧＯ・・・ゲートオ
ープンパルス。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 りｍ−」鰐ヨー−」ニー ５ＹＩ−ｍ−」第２図
のブロック図、第２図は回路構成及び動作を示す説明図
、第３図はデータ誤りが発生した場合の説明図、第４図
は本発明の一実施例を適用する光ディスクのフォーマッ
トと動作を示す説明図、第５図は本発明の一実施例を光
デイスク装置に適用した場合のブロック図、第６図は従
来の同期パターン検出回路のブロック図、第７図は従来
の他の同期パターン検出回路のブロック図である。 ■・・・入力端子、４・・・出力端子、１０，１２，１
３．１４．１５・・・シフトレジスタ、１１・・・一致
検出回路、２５・・・同期パターンゲート回路、ＳＹＯ
〜ＳＹ４・・・同期パターン、ＳＹ−・・同期パルス、
ＧＣ・・・ゲートクローズパルス、ＧＯ・・・ゲートオ
ープンパルス。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 りｍ−」鰐ヨー−」ニー ５ＹＩ−ｍ−」第２図
Claims (1)
- ｎビットからなる同期パターンを夫々ｌビットからなる
（ｍ＋１）個の同期パターンに分解し、その（ｍ＋１）
個の同期パターンを夫々間隔ｄ＿ｉ（ｉ＝１、２、３、
・・・ｍ）ビットだけ離れて配置したとき、２ビットの
シフトレジスタと、該ｌビットのシストレジスタの出力
が（ｍ＋１）個の同期パターンのいずれかと一致するか
否かを検出するための一致検出回路と、前記ｄ＿ｉビッ
トのｍ個のシフトレジスタと、各シフトレジスタの出力
を一方の入力とする論理和ゲートから成り、該パターン
一致検出回路の（ｍ＋１）個の出力のうち、（ｍ＋１）
番目のパターン一致検出回路の出力をｄ＿ｍビットのシ
フトレジスタの入力とし、ｍ〜１番目のパターン一致検
出回路の出力を各論理和ゲートの入力とし、最後段の論
理和ゲートの出力を同期パターン検出出力とするよう構
成したことを特徴とする同期パターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14544388A JPH01312779A (ja) | 1988-06-13 | 1988-06-13 | 同期パターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14544388A JPH01312779A (ja) | 1988-06-13 | 1988-06-13 | 同期パターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01312779A true JPH01312779A (ja) | 1989-12-18 |
Family
ID=15385356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14544388A Pending JPH01312779A (ja) | 1988-06-13 | 1988-06-13 | 同期パターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01312779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630016A2 (en) * | 1993-06-14 | 1994-12-21 | International Business Machines Corporation | A system and method for synchronisation character detection in a data storage system |
-
1988
- 1988-06-13 JP JP14544388A patent/JPH01312779A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630016A2 (en) * | 1993-06-14 | 1994-12-21 | International Business Machines Corporation | A system and method for synchronisation character detection in a data storage system |
| EP0630016A3 (en) * | 1993-06-14 | 1995-08-23 | Ibm | System and method for detecting synchronization characters in a data recording system. |
| US5485476A (en) * | 1993-06-14 | 1996-01-16 | International Business Machines Corporation | Method and system for error tolerant synchronization character detection in a data storage system |
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