JPS60242666A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60242666A JPS60242666A JP60070925A JP7092585A JPS60242666A JP S60242666 A JPS60242666 A JP S60242666A JP 60070925 A JP60070925 A JP 60070925A JP 7092585 A JP7092585 A JP 7092585A JP S60242666 A JPS60242666 A JP S60242666A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関する。
一般にＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ
Ｓｅｍ１ｃｏｎ−ｄｕｃｔｏｒ ） Ｗ ）ランジメ
タは製造工程が簡単で、また集積度も高いことで知られ
ているが、同一基板面にＰチャンネル型ＭＯ８）ランジ
メタとＮチならないことから製造工程が複雑となり、ま
たそれだけマスク工程も増加し、そのマスクずれをも考
慮しなければならないことから集積度も低下するという
欠点を有している。
Ｓｅｍ１ｃｏｎ−ｄｕｃｔｏｒ ） Ｗ ）ランジメ
タは製造工程が簡単で、また集積度も高いことで知られ
ているが、同一基板面にＰチャンネル型ＭＯ８）ランジ
メタとＮチならないことから製造工程が複雑となり、ま
たそれだけマスク工程も増加し、そのマスクずれをも考
慮しなければならないことから集積度も低下するという
欠点を有している。
すなわち、各トランジスタを別個に形成しなければなら
ない主たる原因は、同、−基板面にＮ型拡散層からなる
ソース・ドレイン層と、Ｐ重拡散層からなるソース・ド
レイン層をそれぞれ形成しなげればならないことからで
ある。
ない主たる原因は、同、−基板面にＮ型拡散層からなる
ソース・ドレイン層と、Ｐ重拡散層からなるソース・ド
レイン層をそれぞれ形成しなげればならないことからで
ある。
したがって本発明はこのようなことをかんがみなされた
もので、その目的は製造工数の減少、より高集積度の達
成を図れる半導体装置及びその製造方法を提供するもの
である。
もので、その目的は製造工数の減少、より高集積度の達
成を図れる半導体装置及びその製造方法を提供するもの
である。
以下実施例を用いて本発明の詳細な説明する。
第１図（ａ）ないしくｆｌは本発明に係る半導体装置の
製造方法の一実施例を示す断面工程図である。以下工程
順忙説明する。
製造方法の一実施例を示す断面工程図である。以下工程
順忙説明する。
図面（ａ） 例えば不純物濃度１０ ”７ｃｍ”程度の
Ｐ−型半導体（シリコン）単結晶基板１を用意し、こい ンジメタの形成領域３のそれぞれを除いて選択酸化方法
によってシリコン酸化膜４を形成する。このシリコン酸
化膜４はシリコン窒化（Ｓｉ、Ｎ、）膜をマスクとして
酸化性の雰囲気中で熱処理することによって形成でき、
その膜厚は比較的大とできるものである。次に例えばボ
ロン等の如きＰ型不純物をイオン打込み方法で打込むこ
とにより、前記Ｐチャンネル型ＭＯ８）ランジメタの形
成領域２とＮチャンネル型ＭＯ８）ランジメタの形成領
域３におけるＰ−型半導体基板１の主表面に不純物濃度
約２乃至６ Ｘ １０ ” ／ｃｒｎ３程度のＰ型半導
体層５および６を形成する。
Ｐ−型半導体（シリコン）単結晶基板１を用意し、こい ンジメタの形成領域３のそれぞれを除いて選択酸化方法
によってシリコン酸化膜４を形成する。このシリコン酸
化膜４はシリコン窒化（Ｓｉ、Ｎ、）膜をマスクとして
酸化性の雰囲気中で熱処理することによって形成でき、
その膜厚は比較的大とできるものである。次に例えばボ
ロン等の如きＰ型不純物をイオン打込み方法で打込むこ
とにより、前記Ｐチャンネル型ＭＯ８）ランジメタの形
成領域２とＮチャンネル型ＭＯ８）ランジメタの形成領
域３におけるＰ−型半導体基板１の主表面に不純物濃度
約２乃至６ Ｘ １０ ” ／ｃｒｎ３程度のＰ型半導
体層５および６を形成する。
図面（ｂｌ Ｎチャンネル型ＭＯ８）ランジメタ形成領
域３面を７オトレジスト等でマスクした状態で、Ｐチャ
ンネル型ＭＯ８）ランジメタ形成領域２面にＮ型不純物
を拡散し、ウェル領域７を形成する。このウェル領域７
の不純物濃度は約１０１５ジスタ形成領域３の主表面を
酸化性雰囲気中で若干熱処理を施こすことによって、薄
膜のシリコン酸化膜を形成し、それら表面に多結晶シリ
コン層を例えばＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）方法で形成した後、
それぞれのトランジスタ形成領域２および３上において
ゲート部上に形成された薄膜のシリコン酸化膜とその上
に積層された多結晶シリコン層とを残して他を除去する
。なお前記薄膜のシリコン酸化膜はゲート酸化膜８に、
多結晶シリコン層はゲート電極９になるものである。
域３面を７オトレジスト等でマスクした状態で、Ｐチャ
ンネル型ＭＯ８）ランジメタ形成領域２面にＮ型不純物
を拡散し、ウェル領域７を形成する。このウェル領域７
の不純物濃度は約１０１５ジスタ形成領域３の主表面を
酸化性雰囲気中で若干熱処理を施こすことによって、薄
膜のシリコン酸化膜を形成し、それら表面に多結晶シリ
コン層を例えばＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）方法で形成した後、
それぞれのトランジスタ形成領域２および３上において
ゲート部上に形成された薄膜のシリコン酸化膜とその上
に積層された多結晶シリコン層とを残して他を除去する
。なお前記薄膜のシリコン酸化膜はゲート酸化膜８に、
多結晶シリコン層はゲート電極９になるものである。
図面（ｄ） Ｐチャンネル型ＭＯ８）ランジメタ形成領
域２の部分をマスクしＮチャンネル型ＭＯＳトランジス
タを形成すべき部分の酸化膜を除去した状態でＮ 型の
不純物を不純物濃度約１０１８程度に拡散すること１（
より、Ｎチャンネル型Ｍｏｓトランジスタ形成領域に前
記Ｐ型頭域５′より不純物濃度の高いソース層１０およ
びドレイン層１１を形成する。
域２の部分をマスクしＮチャンネル型ＭＯＳトランジス
タを形成すべき部分の酸化膜を除去した状態でＮ 型の
不純物を不純物濃度約１０１８程度に拡散すること１（
より、Ｎチャンネル型Ｍｏｓトランジスタ形成領域に前
記Ｐ型頭域５′より不純物濃度の高いソース層１０およ
びドレイン層１１を形成する。
全面にシリコン酸化膜１２を例えばＣＶＤ方法等により
形成する。このシリコン酸化膜１２はパッシベーション
膜となるもので、そのためシリコン酸化膜に限らず燐シ
リケートガラス（ＰＳＧ）等であってもよい。次にＰチ
ャンネル型ＭＯ８）ランジメタ形成領域２においてゲー
ト電極９が真中に位置しかつＰ型半導体層５′の一部が
露出するコンタクト孔、およびＮチャンネル型ＭＯ８）
ランジメタ形成領域３においてソース層１ｏおよびドレ
イン層１１のそれぞれの一部が露出するコンタクト孔を
写真蝕刻技術による選択エツチングで同時に形成する。
形成する。このシリコン酸化膜１２はパッシベーション
膜となるもので、そのためシリコン酸化膜に限らず燐シ
リケートガラス（ＰＳＧ）等であってもよい。次にＰチ
ャンネル型ＭＯ８）ランジメタ形成領域２においてゲー
ト電極９が真中に位置しかつＰ型半導体層５′の一部が
露出するコンタクト孔、およびＮチャンネル型ＭＯ８）
ランジメタ形成領域３においてソース層１ｏおよびドレ
イン層１１のそれぞれの一部が露出するコンタクト孔を
写真蝕刻技術による選択エツチングで同時に形成する。
図面（ｆ） 前記コンタクト孔およびシリコン酸化膜１
２面にアルミニウム層を例えば蒸着で形成し、これを写
真蝕刻技術による選択エツチングで所定形状の電極およ
び配線層１３を形成する。
２面にアルミニウム層を例えば蒸着で形成し、これを写
真蝕刻技術による選択エツチングで所定形状の電極およ
び配線層１３を形成する。
このようにＰチャンネル型トランジスタ形成領域２にお
いて、Ｎ型のウェル領域７０表面にＰ型アルミニウムは
３価の金属であることから、その接触面にＰ型の薄い層
ができることとなる。したがってこれがソース層、ドレ
イン層となることから、特に不純物拡散等によってわざ
わざソース層およびドレイン層を形成する必要はなくな
る。そのため、従来の製造方法の如く、Ｐチャンネル型
ＭＯ８）ランジメタのソース層およびドレイン層形成の
ための拡散工程は除去され、これに伴いマスクとすＣる
酸化膜の形成、フォトエツチング工程、マスク除去の工
程等を一挙に除去することができる。またマスク工程が
なくなることからマスクずれの増加を抑えることができ
、集積度の向上を図ることができる。
いて、Ｎ型のウェル領域７０表面にＰ型アルミニウムは
３価の金属であることから、その接触面にＰ型の薄い層
ができることとなる。したがってこれがソース層、ドレ
イン層となることから、特に不純物拡散等によってわざ
わざソース層およびドレイン層を形成する必要はなくな
る。そのため、従来の製造方法の如く、Ｐチャンネル型
ＭＯ８）ランジメタのソース層およびドレイン層形成の
ための拡散工程は除去され、これに伴いマスクとすＣる
酸化膜の形成、フォトエツチング工程、マスク除去の工
程等を一挙に除去することができる。またマスク工程が
なくなることからマスクずれの増加を抑えることができ
、集積度の向上を図ることができる。
本実施例では、各トランジスタ形成領域の分離は選択酸
化膜４でなされているが、これに限定することレマなく
、写真蝕刻技術による選択エツチングで形成される一般
の絶縁膜であってもよい。
化膜４でなされているが、これに限定することレマなく
、写真蝕刻技術による選択エツチングで形成される一般
の絶縁膜であってもよい。
また本実施例でし１ゲート電極として多結晶シリコン層
を用いたものであるが、モリブデンからなるゲート電極
であっても同様な効果が得られることはもちろんである
。
を用いたものであるが、モリブデンからなるゲート電極
であっても同様な効果が得られることはもちろんである
。
また上記実施例においては工程（ａ）において基板の一
主表面の全面にＰ型不純物イオンを打込んだが、その代
りに工程（ｄ）の後又は工程（ｃ）の前においてＰチャ
ンネル型ＭＯ８ＦＥＴのソース・ドレイ７．１シ、、領
域のみに選択的にＰ型不純物イオンをウェル／Ｉ、。
主表面の全面にＰ型不純物イオンを打込んだが、その代
りに工程（ｄ）の後又は工程（ｃ）の前においてＰチャ
ンネル型ＭＯ８ＦＥＴのソース・ドレイ７．１シ、、領
域のみに選択的にＰ型不純物イオンをウェル／Ｉ、。
一領域の濃度よりも大きい濃度で打込んでおくことによ
って、第２図に示すようなＰ型領域１４．１５を形成し
てもよい。
って、第２図に示すようなＰ型領域１４．１５を形成し
てもよい。
以上述べたように本発明によれば、相補形ＭＩＳ型トラ
ンジスタの磐造工数が大幅１（減少し、またより高集積
度の向上を図ることができる。
ンジスタの磐造工数が大幅１（減少し、またより高集積
度の向上を図ることができる。
第１図（ａ）ないしくｆ）は本発明に係る半導体装置の
製造方法の一実施例を示す断面工程図、第２図は本発明
の他の実施例による半導体装置の断面図である、 １・・・Ｐ−型半導体基板、２・・・Ｐチャンネル型Ｍ
ＯＳトランジスタ形成領域、３・・・Ｎチャンネル型Ｍ
Ｏ８）ランジメタ形成領域、４．１２・・・シリコン酸
化膜、５．６・・Ｐ型半導体層、７・・ウェル領域、８
・・・ゲート酸化膜、９・・・ゲート電極、１０・・・
ソース層、１１・・ドレイン層。 第 １ 図 （久ン 第 １ 図 第 ２ 図
製造方法の一実施例を示す断面工程図、第２図は本発明
の他の実施例による半導体装置の断面図である、 １・・・Ｐ−型半導体基板、２・・・Ｐチャンネル型Ｍ
ＯＳトランジスタ形成領域、３・・・Ｎチャンネル型Ｍ
Ｏ８）ランジメタ形成領域、４．１２・・・シリコン酸
化膜、５．６・・Ｐ型半導体層、７・・ウェル領域、８
・・・ゲート酸化膜、９・・・ゲート電極、１０・・・
ソース層、１１・・ドレイン層。 第 １ 図 （久ン 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体領域表面に第２導電型のソース
領域、ドレイン領域及びゲート電極から成るＭＩＳ型ト
ランジスタを有する半導体装置において、前記ソース領
域、ゲート電極下及びドレイン領域を連続する第２導電
型の領域とし、かつそれらの不純物濃度を実質的に同一
の不純物濃度とし、さらに前記第２導電型のソース及び
ドレイン領域に金属層を接続したことを特徴とする半導
体装置。 ２、第１の半導体領域表面忙イオン打込み忙より第１導
電型の第２の半導体領域を形成し、この第２の半導体領
域上に絶縁膜を介してゲート電極層′を形成し、その後
前記ゲート電極層を挾むように前記ゲート電極層の両側
部近傍において前記第２の半導体領域と電気的に接続す
る金属層を形成する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070925A JPS60242666A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070925A JPS60242666A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347676A Division JPS539488A (en) | 1976-07-15 | 1976-07-15 | Production of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242666A true JPS60242666A (ja) | 1985-12-02 |
Family
ID=13445570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070925A Pending JPS60242666A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242666A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 |
-
1985
- 1985-04-05 JP JP60070925A patent/JPS60242666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 |
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