JPS60233752A - メモリ管理装置 - Google Patents
メモリ管理装置Info
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- JPS60233752A JPS60233752A JP59089816A JP8981684A JPS60233752A JP S60233752 A JPS60233752 A JP S60233752A JP 59089816 A JP59089816 A JP 59089816A JP 8981684 A JP8981684 A JP 8981684A JP S60233752 A JPS60233752 A JP S60233752A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理装置＋ｔＫおけるメモリの管理を
行なう装置に関し、特に、メモリの不良個所へのアクセ
スを防ぐためのメモリ管理装置に関するものである。
行なう装置に関し、特に、メモリの不良個所へのアクセ
スを防ぐためのメモリ管理装置に関するものである。
従来技術の説明
従来、メモリ内の不良個所の探索は、電源投入時に実行
されるプートプログラム中のメモリ診断ルーチンによっ
て実行されてきた。その結果としてメモリ中に不良個所
が発見されると、とのブートグログラムがエラーを表示
して停止するか、無限ループに入るようになっていた。
されるプートプログラム中のメモリ診断ルーチンによっ
て実行されてきた。その結果としてメモリ中に不良個所
が発見されると、とのブートグログラムがエラーを表示
して停止するか、無限ループに入るようになっていた。
しかしながら、この方式では、メモリの不良個所を修理
してからでないと、その不良個所のアドレスを用いたメ
モリアクセスが不可能であるという欠点があった。
してからでないと、その不良個所のアドレスを用いたメ
モリアクセスが不可能であるという欠点があった。
発明の目的
木兄８Ａは従来の上記事情に鑑みてなされた本のであり
、従って本発明の目的は、メモリの不良個所を検出し、
その不良個所を含む一定のメモリ領域を飛び越えてメモ
リのアクセスができ、しかもアクセスする側からはメモ
リアドレスが連続していると見えることを可能とするこ
とによって、上記欠点を解決できる新規なメモリ管理装
置を提供することにある。
、従って本発明の目的は、メモリの不良個所を検出し、
その不良個所を含む一定のメモリ領域を飛び越えてメモ
リのアクセスができ、しかもアクセスする側からはメモ
リアドレスが連続していると見えることを可能とするこ
とによって、上記欠点を解決できる新規なメモリ管理装
置を提供することにある。
発明の構成
上記目的を達成する為に、本発明に係るメモリ管理装置
は、以下の装置により構成される。すなわち１各々共通
バスに接続された単数または複数の中央処理装置、メモ
リ、及び該メモリに対してＤＭＡ転送を行う単数または
複数の入出力制御装置と、該メモリの診断機能、及びそ
の診断の結果メモリ内に不良個所が見つかった場合にそ
の不良個所を含む一定の範囲のメモリ領域の該メモリの
内部での位置を表示する機能、さらに前記一定の範囲の
メモリ領域内へのメモリアクセスの際にこの一定の範囲
のメモリ領域の最大番地と最小番地の差に等しい値を前
記メモリアクセスに際して前記中央処理装置ｔまたは前
記入出力制御装置から出力されたアドレスの値に加算し
てその結果の値に対応する番地に対して実際のアクセス
を行なわせる機能を持つメモリ監視装置である。
は、以下の装置により構成される。すなわち１各々共通
バスに接続された単数または複数の中央処理装置、メモ
リ、及び該メモリに対してＤＭＡ転送を行う単数または
複数の入出力制御装置と、該メモリの診断機能、及びそ
の診断の結果メモリ内に不良個所が見つかった場合にそ
の不良個所を含む一定の範囲のメモリ領域の該メモリの
内部での位置を表示する機能、さらに前記一定の範囲の
メモリ領域内へのメモリアクセスの際にこの一定の範囲
のメモリ領域の最大番地と最小番地の差に等しい値を前
記メモリアクセスに際して前記中央処理装置ｔまたは前
記入出力制御装置から出力されたアドレスの値に加算し
てその結果の値に対応する番地に対して実際のアクセス
を行なわせる機能を持つメモリ監視装置である。
発明の原理と作用
本発明においては、メモリの診断の結果、不良個所が発
見された場合に、その不良個所を含む一定の範囲のメモ
リ領域に対するアクセスが行なわれようとする時、その
アドレスを不良個所を含む領域以外のメモリ領域のアド
レスに変換し、同時にその不良個所を含む領域のメモリ
マツプ内での位置を表示する動作を行う。
見された場合に、その不良個所を含む一定の範囲のメモ
リ領域に対するアクセスが行なわれようとする時、その
アドレスを不良個所を含む領域以外のメモリ領域のアド
レスに変換し、同時にその不良個所を含む領域のメモリ
マツプ内での位置を表示する動作を行う。
３、発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。この図において、参照番号１は中央処理装置（以下Ｃ
ＰＵと略記する）、２はメモリ、３は入出力制御装置（
以下工ｏｃと略記する）、４はメモリの不良個所を検出
して表示し、まだ、アドレスの変換を行うメモリ監視装
置、５は共通バス、６はメモリアクセスのだめのアドレ
ス信号の信号線、７はメモリ監視装置によって変換され
たアドレスの信号線、８はメモリ２の不良個所の個数が
２以上になった時に、０ＰＵＩ及びＩＯｏ ３ Ｋ対し
て以後のメモリアクセスを停止させるための信号が出力
される信号線をそれぞれ示す。
。この図において、参照番号１は中央処理装置（以下Ｃ
ＰＵと略記する）、２はメモリ、３は入出力制御装置（
以下工ｏｃと略記する）、４はメモリの不良個所を検出
して表示し、まだ、アドレスの変換を行うメモリ監視装
置、５は共通バス、６はメモリアクセスのだめのアドレ
ス信号の信号線、７はメモリ監視装置によって変換され
たアドレスの信号線、８はメモリ２の不良個所の個数が
２以上になった時に、０ＰＵＩ及びＩＯｏ ３ Ｋ対し
て以後のメモリアクセスを停止させるための信号が出力
される信号線をそれぞれ示す。
第２図は第１図に参照番号４にて示された本発明の主要
部であるメモリ監視装置の一実施例を示すブロック構成
図である。図において、参照符号ＦｉＡＤＲはメモリ２
の不良個所のアドレスを保持するレジスタ、（３ＭＰは
レジスタＦｉＡ−ＤＲに保持された値とＣＰＵ １また
は１００３からのメモリアクセスのためのアドレス信号
ＡＤＨとを比較する比較器、 ＢＲＯＮＴはメモリ２の
不良個所の個数を数えるカウンタ、ＦｉＲｎＫＯはカウ
ンタＥＲＯＮＴの出力からレジスタＥｉＡＤＲにメモリ
診断時に最初に検出された不良個所のアドレスを保持す
ることを可能とする信号及びメモリ２の不良個所の個数
が２以上になったことを示す信号を出力するデコーダＶ
Ｇは不良個所を含む一定の範囲のメモリ領域以降のアド
レスを指し示すアドレス信号ＡＤＨに加算するデータを
生成するブロック、 ＡＤＤＥＲはデータ生成ブロック
ＶＧの出力と信号ＡＤＨによって表わされるアドレスを
加算する加算器、ＫＸＨＢはメモリ２の不良個所のアド
レスを含む一定の範囲の領域のメモリ内での位置を表示
する表示器及び不良個所の個数が２以上になったことを
表示する表示器とから構成されるブロック、ＴＦＭＤは
、電源投入時に起動され、一定周期でアドレスを１ずつ
増加させながらメモリ２に定数を書き込んでその後に同
じ番地からデータを読み出し、ＴＦＭＤに保持されてい
る前記’ＩＩ込みデータとの比較を行い、異なれはエラ
ー信号ＥＲＲを出方し、メモリ２の全番地にわたってこ
のような操作を行った後でその動作を停止するエラー検
出器、ＭＰＸはエラー検出器ＴＦＭＤが動作中にメモリ
に与えられるアドレスを選択し、それ以外の時には加算
器ＡＤＤＩＩＣＨの出力を選択するマルチプレクサをそ
れぞれ示す。
部であるメモリ監視装置の一実施例を示すブロック構成
図である。図において、参照符号ＦｉＡＤＲはメモリ２
の不良個所のアドレスを保持するレジスタ、（３ＭＰは
レジスタＦｉＡ−ＤＲに保持された値とＣＰＵ １また
は１００３からのメモリアクセスのためのアドレス信号
ＡＤＨとを比較する比較器、 ＢＲＯＮＴはメモリ２の
不良個所の個数を数えるカウンタ、ＦｉＲｎＫＯはカウ
ンタＥＲＯＮＴの出力からレジスタＥｉＡＤＲにメモリ
診断時に最初に検出された不良個所のアドレスを保持す
ることを可能とする信号及びメモリ２の不良個所の個数
が２以上になったことを示す信号を出力するデコーダＶ
Ｇは不良個所を含む一定の範囲のメモリ領域以降のアド
レスを指し示すアドレス信号ＡＤＨに加算するデータを
生成するブロック、 ＡＤＤＥＲはデータ生成ブロック
ＶＧの出力と信号ＡＤＨによって表わされるアドレスを
加算する加算器、ＫＸＨＢはメモリ２の不良個所のアド
レスを含む一定の範囲の領域のメモリ内での位置を表示
する表示器及び不良個所の個数が２以上になったことを
表示する表示器とから構成されるブロック、ＴＦＭＤは
、電源投入時に起動され、一定周期でアドレスを１ずつ
増加させながらメモリ２に定数を書き込んでその後に同
じ番地からデータを読み出し、ＴＦＭＤに保持されてい
る前記’ＩＩ込みデータとの比較を行い、異なれはエラ
ー信号ＥＲＲを出方し、メモリ２の全番地にわたってこ
のような操作を行った後でその動作を停止するエラー検
出器、ＭＰＸはエラー検出器ＴＦＭＤが動作中にメモリ
に与えられるアドレスを選択し、それ以外の時には加算
器ＡＤＤＩＩＣＨの出力を選択するマルチプレクサをそ
れぞれ示す。
第２図のアドレス信号ＡＤＨは第１図の信号線６を、信
号ＮＡＤＲは信号線７を信号ＫＲＯＶＦは信号線８をそ
れぞれ通って転送される。また、信号ＤＡＴＡは、エラ
ー検出器ＴＦＭＤからメモリ２に対して読み書きされる
データの信号であり、第１図では共通バス５を通って転
送される。さらに、信号ＭＡＯＥＩは、 ａｐｔｙｌま
たはｌ００３がメモリアクセスを行うことを示す信号で
あシ、これも共通バス５を通って転送される。
号ＮＡＤＲは信号線７を信号ＫＲＯＶＦは信号線８をそ
れぞれ通って転送される。また、信号ＤＡＴＡは、エラ
ー検出器ＴＦＭＤからメモリ２に対して読み書きされる
データの信号であり、第１図では共通バス５を通って転
送される。さらに、信号ＭＡＯＥＩは、 ａｐｔｙｌま
たはｌ００３がメモリアクセスを行うことを示す信号で
あシ、これも共通バス５を通って転送される。
次に、第１図および第２図を参照して本発明の一実施例
の動作を説明する。電源投入時Ｋ、エラー検出器ＴＦＭ
Ｄが、メモリ２へのデータの読み査きと、４にき込みデ
ータ、読み出しデータの比較による不良個所の探索を行
う。この際Ｋ、データの不一致があると、エラー検出器
Ｔ ＦＭＤからエラー信号−、ＦｉＲＲが出力され、こ
れによってアドレス信号ＡＤＨがエラー検出器ＴＦ’Ｍ
Ｄからのアドレス（Ｍ号５ＰＴＡＤＲとなる。これは、
エラー信号ＥＲＲによって、第２図中に示したす１のゲ
ートが開かれることによる。この時、信号ＡＤＨで示さ
れるアドレスが、レジスタ１ｉｉＡＤＲに保持されると
同時に、表示器ブロックＨＸＨＢ内の表示器に表示され
る。エラー検出器ＴＦＭＤは、さらに不良個所の探索を
続け、２番目の不良個所が見つかった場合には信号ＢＲ
ＯＶＦが出力されると共に、その状態が表示器ブロック
ＫＸＨＢ内の表示器に表示され、０ＰＵＩや工００３が
動作を停止する。
の動作を説明する。電源投入時Ｋ、エラー検出器ＴＦＭ
Ｄが、メモリ２へのデータの読み査きと、４にき込みデ
ータ、読み出しデータの比較による不良個所の探索を行
う。この際Ｋ、データの不一致があると、エラー検出器
Ｔ ＦＭＤからエラー信号−、ＦｉＲＲが出力され、こ
れによってアドレス信号ＡＤＨがエラー検出器ＴＦ’Ｍ
Ｄからのアドレス（Ｍ号５ＰＴＡＤＲとなる。これは、
エラー信号ＥＲＲによって、第２図中に示したす１のゲ
ートが開かれることによる。この時、信号ＡＤＨで示さ
れるアドレスが、レジスタ１ｉｉＡＤＲに保持されると
同時に、表示器ブロックＨＸＨＢ内の表示器に表示され
る。エラー検出器ＴＦＭＤは、さらに不良個所の探索を
続け、２番目の不良個所が見つかった場合には信号ＢＲ
ＯＶＦが出力されると共に、その状態が表示器ブロック
ＫＸＨＢ内の表示器に表示され、０ＰＵＩや工００３が
動作を停止する。
不良個所の数はカウンタＥＲＣ！ＮＴによって数えられ
、その結果はデコーダＢＲＤＫＯによってデコードされ
て、１番目の不良個所については信号ＥＲＩが出力され
て、この信号ＫＲＩがレジスタＥＡＤＲへのアドレスの
保持を可能とする。また、２番目以降の不良個所につい
ては信号ＥＲＯＶＦが出力される。エラー検出器ＴＦＭ
Ｄが動作中は、信号５ＰＶＳＩＩＣＬがエラー検出器Ｔ
ＦＭＤよ多出力され、マルチプレクサＭＰＸが、信号Ｎ
ＡＤＲとして信号＋３ＰＶＡＤＲを選択する。この信号
８Ｉ’ＶＡＤＲはエラー検出器ＴＦＭＤから出力される
アドレス信号である。
、その結果はデコーダＢＲＤＫＯによってデコードされ
て、１番目の不良個所については信号ＥＲＩが出力され
て、この信号ＫＲＩがレジスタＥＡＤＲへのアドレスの
保持を可能とする。また、２番目以降の不良個所につい
ては信号ＥＲＯＶＦが出力される。エラー検出器ＴＦＭ
Ｄが動作中は、信号５ＰＶＳＩＩＣＬがエラー検出器Ｔ
ＦＭＤよ多出力され、マルチプレクサＭＰＸが、信号Ｎ
ＡＤＲとして信号＋３ＰＶＡＤＲを選択する。この信号
８Ｉ’ＶＡＤＲはエラー検出器ＴＦＭＤから出力される
アドレス信号である。
不良個所が１個所ならば、ＣＰＵ １や１００３が動作
することが可能となる。いま、２００（１６）番地が不
良であるとすると、エラー検出器ＴＦＭＤの動作終了時
にレジスタＦ！ＡＤＨには２００ が保持される。
することが可能となる。いま、２００（１６）番地が不
良であるとすると、エラー検出器ＴＦＭＤの動作終了時
にレジスタＦ！ＡＤＨには２００ が保持される。
（１６）
メモリ２をθ番地から２５６番地毎にブロック分けし、
θ番地から’ＨＩＰ（１４）番地までを１．１０（Ｌ（
１６）番地からＩＰ’Ｆ（，６）番地までを２・・・の
どとく、各ブロックに番号をつける。このとき、表示器
ブロックＩＣＸＨＢの表示器にはこの番号が表示される
。
θ番地から’ＨＩＰ（１４）番地までを１．１０（Ｌ（
１６）番地からＩＰ’Ｆ（，６）番地までを２・・・の
どとく、各ブロックに番号をつける。このとき、表示器
ブロックＩＣＸＨＢの表示器にはこの番号が表示される
。
データ生成ブロックＶＧの出力する値はＯｆたは１００
（１６）である。エラー検出器Ｔ？ＭＤの動作終了後、
ＣＰＵ １または工００３がメモリアクセスを行なう丸
めに、アドレス信号を出力する時にそのアドレス信号の
表わすアドレス値が２００ よりも大きい（１６） 場合には、比較器ＯＭＦから信号ＡＤＲＯＶＲが出力さ
れデータ生成ブロックＶＧに入力される。この時、デー
タ生成ブロックＶＧの出力する値は１００（１６）であ
り、メモリ２に与えられるアドレスはＣＰＵ １または
工ｏｃ ３が出力したアドレスに１００ （１６）が加
算されたものとなる。ＣＰＵ １または工００３から出
力されたアドレス値が２００ よりも小さい時には、（
１６） 信号ＡＤＲＯＶＲは出力されず、この時、データ生成ブ
ロックＶＧの出力する値はＯとなう、メモリ２にはＣＰ
Ｕ １ ’または工００３が出力したアドレスがそのま
ま与えられる。
（１６）である。エラー検出器Ｔ？ＭＤの動作終了後、
ＣＰＵ １または工００３がメモリアクセスを行なう丸
めに、アドレス信号を出力する時にそのアドレス信号の
表わすアドレス値が２００ よりも大きい（１６） 場合には、比較器ＯＭＦから信号ＡＤＲＯＶＲが出力さ
れデータ生成ブロックＶＧに入力される。この時、デー
タ生成ブロックＶＧの出力する値は１００（１６）であ
り、メモリ２に与えられるアドレスはＣＰＵ １または
工ｏｃ ３が出力したアドレスに１００ （１６）が加
算されたものとなる。ＣＰＵ １または工００３から出
力されたアドレス値が２００ よりも小さい時には、（
１６） 信号ＡＤＲＯＶＲは出力されず、この時、データ生成ブ
ロックＶＧの出力する値はＯとなう、メモリ２にはＣＰ
Ｕ １ ’または工００３が出力したアドレスがそのま
ま与えられる。
このように、０ＰＵＩ−？工００．３は、メモリの不良
個所を飛び越えてメモリアクセスを行うが、 ＣＰＵ１
または工ｏｃ ３側から見ると、メモリ２は不良でない
部分が連続して存在するように見え、不良個所は見えな
い。
個所を飛び越えてメモリアクセスを行うが、 ＣＰＵ１
または工ｏｃ ３側から見ると、メモリ２は不良でない
部分が連続して存在するように見え、不良個所は見えな
い。
発明の効果
＊：ａｑｒｈ・″″ｌ″ｉｔｎ ｔ、＊”９７パ″１
＼装置を用いることにより、メモリに１個所の不良個所
があってもシステムを正常に動作させることができると
いう効果がある。
＼装置を用いることにより、メモリに１個所の不良個所
があってもシステムを正常に動作させることができると
いう効果がある。
第１図は本発明を構成する装置の一実施例の概略を示す
ブロック構成図、第２図は第１図中の参照番号４で示さ
れた本発明の主要部であるメモリ監視装置の一実施例を
示すブロック構成図である。 １・・・中央処理装置（ＣＰＵ） 、２・・・メモリ、
３・・・入出力制御袋＆（ＩＯＣ）、４・・・メモリ監
視装［、Ｆ！ＡＤＨ・・・レジスタ、ＯＭＦ・・・比較
器、 ＫＲＯＮＴ・・・カウンタ、１！１ＲＤＢｏ・・
・デコーダ、ＶＧ・・・データ生成ブロック、ＡＤＤＥ
Ｒ・・・加算器、 ＥＸＨＢ・・・表示器ブロック、Ｔ
ＦＭＤ・・・エラー検出器、 ＭＰＸ・・・マルチプレ
クサ特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第１図
ブロック構成図、第２図は第１図中の参照番号４で示さ
れた本発明の主要部であるメモリ監視装置の一実施例を
示すブロック構成図である。 １・・・中央処理装置（ＣＰＵ） 、２・・・メモリ、
３・・・入出力制御袋＆（ＩＯＣ）、４・・・メモリ監
視装［、Ｆ！ＡＤＨ・・・レジスタ、ＯＭＦ・・・比較
器、 ＫＲＯＮＴ・・・カウンタ、１！１ＲＤＢｏ・・
・デコーダ、ＶＧ・・・データ生成ブロック、ＡＤＤＥ
Ｒ・・・加算器、 ＥＸＨＢ・・・表示器ブロック、Ｔ
ＦＭＤ・・・エラー検出器、 ＭＰＸ・・・マルチプレ
クサ特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第１図
Claims (1)
- 各々が共通バスに接続された単数または複数の中央処理
装置、メモリ、および該メモリに対するメモリ参照を行
なう単数または複数の入出力制御装置と、前記メモリの
診断機能およびその診断の結果前記メモリ内に不良個所
が見つかった場合にその不良個所を含む一定の範囲のメ
モリ領域の前記メモリの内部での位置を表示する機能、
さらに前記一定の範囲のメモリ領域内へのメモリアクセ
スの際にこの一定の範囲のメモリ領域の最大番地と最小
番地の差に等しい値を前記メモリアクセスに際して前記
中央処理装置または前記入出力制御装置から出力された
アドレスの値に加算してその結果の値に対応する番地に
対して実際のアクセスを行なわせる＋＆Ｆ＋１：を持ち
、前記一定の範囲のメモリ領域が存在する場合に前記中
央処理装置または入出力制御装置がメモリアクセスに際
して前記一定の範囲のメモリ領域内のアドレスを出力し
ても前記不良個所へのアクセスが回避されることを可能
とする。メモリ監視装置とを設けたことを特徴とするメ
モリ管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089816A JPS60233752A (ja) | 1984-05-02 | 1984-05-02 | メモリ管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089816A JPS60233752A (ja) | 1984-05-02 | 1984-05-02 | メモリ管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233752A true JPS60233752A (ja) | 1985-11-20 |
Family
ID=13981264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089816A Pending JPS60233752A (ja) | 1984-05-02 | 1984-05-02 | メモリ管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233752A (ja) |
-
1984
- 1984-05-02 JP JP59089816A patent/JPS60233752A/ja active Pending
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