JPS60227300A - 音声信号のピツチ可変装置 - Google Patents
音声信号のピツチ可変装置Info
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- JPS60227300A JPS60227300A JP59083439A JP8343984A JPS60227300A JP S60227300 A JPS60227300 A JP S60227300A JP 59083439 A JP59083439 A JP 59083439A JP 8343984 A JP8343984 A JP 8343984A JP S60227300 A JPS60227300 A JP S60227300A
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- JP
- Japan
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- signal
- pitch
- audio signal
- time
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は音声信号のピッチ可変装置に係り、音声信号の
ピッチ（音高）を所定量上げ又は下げて取出す装置に用
いられる。
ピッチ（音高）を所定量上げ又は下げて取出す装置に用
いられる。
従来技術
従来、音声信号のビツヂを所定量子げ又は下げて取出す
装置が種々提案されているが、この中で特にクロスフェ
ード方式と称されている方式を用いた装置が一般によく
知られている。
装置が種々提案されているが、この中で特にクロスフェ
ード方式と称されている方式を用いた装置が一般によく
知られている。
このものは、あるピッチの音声信号を所定時間長ある間
隔で取出してこれを可変すべきピッチに対応して周波数
変換し、この信号を個々に隣接する部分においてレベル
を低くしてつなぎ合わせる（これをクロスフェード方式
と称する）。このつなぎ合わせた部分ではレベルが低く
されているので、ノイズ成分を目立たせることなく取出
し得、ノイズが少ないという点では聴感上好ましい効果
を得ることができる。
隔で取出してこれを可変すべきピッチに対応して周波数
変換し、この信号を個々に隣接する部分においてレベル
を低くしてつなぎ合わせる（これをクロスフェード方式
と称する）。このつなぎ合わせた部分ではレベルが低く
されているので、ノイズ成分を目立たせることなく取出
し得、ノイズが少ないという点では聴感上好ましい効果
を得ることができる。
発明が解決しようとする問題点
然るに上記従来装置は、上記つなぎ合わせた部分でレベ
ルが低くされているので、特に、一定周波数の持続信号
ではいわゆる音のゆらぎが目立１う、この点では聴感上
好ましくない問題点があった。
ルが低くされているので、特に、一定周波数の持続信号
ではいわゆる音のゆらぎが目立１う、この点では聴感上
好ましくない問題点があった。
問題点を解決するための手段
本発明は、入力音声信号を、ピッチ可変ｍに応じた所定
時間間欠的に該信号が存在し、かつ、時間軸方向に一部
重なり・合′つて信号が存在する位置が夫々界なるよう
に分割する信号分割手段と、この信号分割手段からの夫
々の出力を夫々ＡＤ変換する複数のＡＤ変換手段と、こ
の複数のＡＤ変換手段の出力を格納づるデータ記憶手段
と、このデータ記憶手段に格納されたデータを、ピッチ
アップ時夫々間引いて基準時間内に夫々読出す一方、ビ
ツヂダウン時夫々重複又は補間して基準時間内に夫々読
出ずデータ読出し手段と、このデータ跣出し手段からの
夫々の出力を上記ＡＤ変換と同期してＤＡ変換し、かつ
、時間軸方向に連続するように合成する信号合成手段と
にて構成して上記問題点を解決したものであり、元の入
力音声信号の特性に略等しい極く自然な周波数変換信号
を取出し得る音声信号のピッチ可変装置を提供すること
を目的とする。以下、図面と共にその一実施例について
説明する。
時間間欠的に該信号が存在し、かつ、時間軸方向に一部
重なり・合′つて信号が存在する位置が夫々界なるよう
に分割する信号分割手段と、この信号分割手段からの夫
々の出力を夫々ＡＤ変換する複数のＡＤ変換手段と、こ
の複数のＡＤ変換手段の出力を格納づるデータ記憶手段
と、このデータ記憶手段に格納されたデータを、ピッチ
アップ時夫々間引いて基準時間内に夫々読出す一方、ビ
ツヂダウン時夫々重複又は補間して基準時間内に夫々読
出ずデータ読出し手段と、このデータ跣出し手段からの
夫々の出力を上記ＡＤ変換と同期してＤＡ変換し、かつ
、時間軸方向に連続するように合成する信号合成手段と
にて構成して上記問題点を解決したものであり、元の入
力音声信号の特性に略等しい極く自然な周波数変換信号
を取出し得る音声信号のピッチ可変装置を提供すること
を目的とする。以下、図面と共にその一実施例について
説明する。
実施例
第１図は本発明装置の第１実施例のブロック系統図を示
づ。同図において、端子１に入来した音声信号はバッフ
ァアンプ２．遮断周波数８ｋＨｚのアンチェリアスフィ
ルタ３を介してアッテネータ４１〜４４に供給される。
づ。同図において、端子１に入来した音声信号はバッフ
ァアンプ２．遮断周波数８ｋＨｚのアンチェリアスフィ
ルタ３を介してアッテネータ４１〜４４に供給される。
ここで、制御回路１４は例えばマイクロコンピュータ等
にて構成されてｄ３す、ＲＯＭ１７．ＲＡＭ１８を設け
られていて第２図示の各処理を実行する。この処理を説
明するに、第２図において、電源がオンされてスタート
すると、ステップ５０で初期設定が行なわれ、次にステ
ップ５１でビツヂ可変操作部１６に設置ノられたキー（
図示せず）に対するキースキャンが行なわれ、その結果
からステップ５２でキーが操作されたか否かが判断され
る。この場合、ノーマル動作があるので、キー操作され
ておらず、再びステップ５１に戻される。
にて構成されてｄ３す、ＲＯＭ１７．ＲＡＭ１８を設け
られていて第２図示の各処理を実行する。この処理を説
明するに、第２図において、電源がオンされてスタート
すると、ステップ５０で初期設定が行なわれ、次にステ
ップ５１でビツヂ可変操作部１６に設置ノられたキー（
図示せず）に対するキースキャンが行なわれ、その結果
からステップ５２でキーが操作されたか否かが判断され
る。この場合、ノーマル動作があるので、キー操作され
ておらず、再びステップ５１に戻される。
コントローラ５１〜５４はロジックコントローラ１３か
らの例えば４８０ｋｌ−１ｚのクロックパルス（第３図
（△））によって作動されて制御信号が取出され、アッ
テネータ４１〜４４に供給される。
らの例えば４８０ｋｌ−１ｚのクロックパルス（第３図
（△））によって作動されて制御信号が取出され、アッ
テネータ４１〜４４に供給される。
アッテネータ４１〜４４は第４図示の構成とされており
、コントローラ５１〜５４からの制御信号によりスイッ
チＳａ Ｉ 〜３ａｎ、 ｓｂ ｌ 〜Ｓｂｎ。
、コントローラ５１〜５４からの制御信号によりスイッ
チＳａ Ｉ 〜３ａｎ、 ｓｂ ｌ 〜Ｓｂｎ。
Ｓｏ ＋ 、Ｓｏ ２を夫々オン、オフされて第５図示
の減衰特性を得る。この場合、第５図の曲線Δの特性（
時刻Ｔ１〜Ｔ２は２０ｍ５ 、時刻Ｔ３〜Ｔ４は１２ｍ
５であり、時刻Ｔ１以前、時刻Ｔ２以後は減衰ｍが無限
大、時刻Ｔ３〜Ｔ４は減衰量が零、時刻Ｔ１〜Ｔ３ 、
Ｔ４〜Ｔ２は減衰量が漸次減少又は増加する）とされ、
アンチェリアスフィルタ３からの信号はアッテネータ４
１〜４４によって第６図（Ａ）〜（Ｄ）に示すエンベロ
ープ（第５図の曲線Ａに対応）をもつ信号とされ、ＡＤ
変換器６１〜６４に供給される。
の減衰特性を得る。この場合、第５図の曲線Δの特性（
時刻Ｔ１〜Ｔ２は２０ｍ５ 、時刻Ｔ３〜Ｔ４は１２ｍ
５であり、時刻Ｔ１以前、時刻Ｔ２以後は減衰ｍが無限
大、時刻Ｔ３〜Ｔ４は減衰量が零、時刻Ｔ１〜Ｔ３ 、
Ｔ４〜Ｔ２は減衰量が漸次減少又は増加する）とされ、
アンチェリアスフィルタ３からの信号はアッテネータ４
１〜４４によって第６図（Ａ）〜（Ｄ）に示すエンベロ
ープ（第５図の曲線Ａに対応）をもつ信号とされ、ＡＤ
変換器６１〜６４に供給される。
ＡＤ変換器６１〜６４に供給された信号はここでロジッ
クコントローラ１３からの２０ｋＨｚの制御信号ｂ （
第３図（Ｂ））に従ってＡＤ変換され、夫々セレクト信
号ｅ〜［（同図（Ｅ）〜（Ｈ））によってセレクトされ
てＲＡＭ７に格納される。
クコントローラ１３からの２０ｋＨｚの制御信号ｂ （
第３図（Ｂ））に従ってＡＤ変換され、夫々セレクト信
号ｅ〜［（同図（Ｅ）〜（Ｈ））によってセレクトされ
てＲＡＭ７に格納される。
ロジックコントローラ１３のＲＡＭ”１９のメモリマツ
プは第７図の如くとされており、ＲＡＭ７はロジックコ
ントローラ１３からのアドレス選択信号Ｃ（同図（Ｃ）
）、リード／ライト信号ｄにより後述のＤＡ変換器８１
のリードアドレス（１回目）、０△変換器８２のリード
アドレス（１回目）、及びＡＤ変換器６１のライトアド
レス（１回目）、ＡＤ変換器６２のライトアドレス（１
回目）、・・・を順次読取り、ＡＤ変換器６１〜６４か
らの各ＡＤ変換データを毎回指定されたアドレスに格納
Ｊ”る。この場合、第３図（Ｃ）に示すＡＣｌ、ＡＣ２
，・・・はアドレスサイクルを示し、時刻１２〜ｔ３の
アドレスサイクルＡＣ１でＲＡＭ７のアドレスが指定さ
れ、同図（Ｄ）の時刻ｔ３のライトモードでＡＤ変換器
６１のデータがそのアドレスに書込まれる（このとき、
同図（Ｅ）の時刻ｔ４〜ｔｓ （ｔ４ ＜ ｔ３ ＜
ｔｓ ）でＡＤ変換器６１がセレクトされている）。以
下、これと同様にしてＡＤ変換器６２〜６４のデータが
ＲＡＭ７に書込まれる。
プは第７図の如くとされており、ＲＡＭ７はロジックコ
ントローラ１３からのアドレス選択信号Ｃ（同図（Ｃ）
）、リード／ライト信号ｄにより後述のＤＡ変換器８１
のリードアドレス（１回目）、０△変換器８２のリード
アドレス（１回目）、及びＡＤ変換器６１のライトアド
レス（１回目）、ＡＤ変換器６２のライトアドレス（１
回目）、・・・を順次読取り、ＡＤ変換器６１〜６４か
らの各ＡＤ変換データを毎回指定されたアドレスに格納
Ｊ”る。この場合、第３図（Ｃ）に示すＡＣｌ、ＡＣ２
，・・・はアドレスサイクルを示し、時刻１２〜ｔ３の
アドレスサイクルＡＣ１でＲＡＭ７のアドレスが指定さ
れ、同図（Ｄ）の時刻ｔ３のライトモードでＡＤ変換器
６１のデータがそのアドレスに書込まれる（このとき、
同図（Ｅ）の時刻ｔ４〜ｔｓ （ｔ４ ＜ ｔ３ ＜
ｔｓ ）でＡＤ変換器６１がセレクトされている）。以
下、これと同様にしてＡＤ変換器６２〜６４のデータが
ＲＡＭ７に書込まれる。
次に、時刻ｔｌｏ〜ｔ１２のアドレスサイクルＡＣ５で
ＲＡＭ７のアドレスが指定され、時刻ｂｚのリードモー
ドでＲＡＭ７からデータが読出され、ロジックコントロ
ーラ１３からのラッチ信号ｉ（同図（Ｉ））でＤＡ変換
器８１にブリラッチされる。時刻ｔ＋２〜ｔ１３のアド
レスサイクルＡＣ６でＲＡＭ７のアドレスが指定され、
時刻ｔ１３のリードモードでＲＡＭ７からデータが読出
され、ロジックコントローラ１３からのアウト信号ｊ
（同図（Ｊ））でＤＡ変換器８２にラッチインされると
共にＤΔ変換器８ＩにブリラッチされたデータがＤＡ変
換器８１にラッチインされ、ＤＡ変換器８＋ 、８２か
らのデータが夫々同時に読出される。
ＲＡＭ７のアドレスが指定され、時刻ｂｚのリードモー
ドでＲＡＭ７からデータが読出され、ロジックコントロ
ーラ１３からのラッチ信号ｉ（同図（Ｉ））でＤＡ変換
器８１にブリラッチされる。時刻ｔ＋２〜ｔ１３のアド
レスサイクルＡＣ６でＲＡＭ７のアドレスが指定され、
時刻ｔ１３のリードモードでＲＡＭ７からデータが読出
され、ロジックコントローラ１３からのアウト信号ｊ
（同図（Ｊ））でＤＡ変換器８２にラッチインされると
共にＤΔ変換器８ＩにブリラッチされたデータがＤＡ変
換器８１にラッチインされ、ＤＡ変換器８＋ 、８２か
らのデータが夫々同時に読出される。
この際、ＤＡ変換器８＋ 、８２にはロジックコントロ
ーラ１３からセレクト信号ｋ （同図（Ｋ））が供給さ
れており、これらを夫々セレクトする。
ーラ１３からセレクト信号ｋ （同図（Ｋ））が供給さ
れており、これらを夫々セレクトする。
ＤＡ変換器８＋ 、８２の夫々の出方信号は遮断周波数
８ｋＨｚの高域フィルタ９＋ 、９２及び低域フィルタ
２７＋ 、２７２にて不要周波数成分を除去され、加算
器１０で加算されて第６図（Ｅ）に示すエンベロープを
もつ信号とされ、アンプ１１を介して出力端子１２より
取出される。
８ｋＨｚの高域フィルタ９＋ 、９２及び低域フィルタ
２７＋ 、２７２にて不要周波数成分を除去され、加算
器１０で加算されて第６図（Ｅ）に示すエンベロープを
もつ信号とされ、アンプ１１を介して出力端子１２より
取出される。
次に、ピッチをアップする場合について説明する。ピッ
チ可変操作部１６においてピッチアップが指定されると
これが判断され（第２図中、ステップ５２）、ロジック
コントローラ１３をオフにしくステップ５３）、コント
ローラ５１〜５４をこのピッチアップに応じた状態に初
期設定してＲＡＭ１９の内容を占換える（ステップ５４
）。この初期設定により、アッテネータ４１〜４４の減
衰特性は第５図示の曲線Ｂとされ、アンチェリアスフィ
ルタ３からの信号はアッテネータ４１〜４４によって第
８図（△）〜（Ｄ）に示１エンベロープ（第５図の曲線
Ｂに対応）をもつ信号とされる。
チ可変操作部１６においてピッチアップが指定されると
これが判断され（第２図中、ステップ５２）、ロジック
コントローラ１３をオフにしくステップ５３）、コント
ローラ５１〜５４をこのピッチアップに応じた状態に初
期設定してＲＡＭ１９の内容を占換える（ステップ５４
）。この初期設定により、アッテネータ４１〜４４の減
衰特性は第５図示の曲線Ｂとされ、アンチェリアスフィ
ルタ３からの信号はアッテネータ４１〜４４によって第
８図（△）〜（Ｄ）に示１エンベロープ（第５図の曲線
Ｂに対応）をもつ信号とされる。
アッテネータ４１〜４４からの出力信号はＡＤ変換器６
１〜６４においてＡＤ変換されてＲＡＭ７に格納される
。次に、ロジックコントローラ１３はキー操作によるピ
ッチアップ量に応じて初期設定され（ステップ５５〉、
オンとされる（ステップ５６）。これにより、第８図（
Ａ）〜（Ｄ＞に示す特性に応じた期間にＲＡＭ７に格納
されていたデータは所定間隔を以て間引かれて読出され
、第６図（Ａ）〜（Ｄ＞に示す特性に応じた期間に納ま
るように圧縮される。この場合、第６図に示す特性の場
合におけるサンプリング周期と第８図に示す特性の場合
におけるそれとは同じとする。
１〜６４においてＡＤ変換されてＲＡＭ７に格納される
。次に、ロジックコントローラ１３はキー操作によるピ
ッチアップ量に応じて初期設定され（ステップ５５〉、
オンとされる（ステップ５６）。これにより、第８図（
Ａ）〜（Ｄ＞に示す特性に応じた期間にＲＡＭ７に格納
されていたデータは所定間隔を以て間引かれて読出され
、第６図（Ａ）〜（Ｄ＞に示す特性に応じた期間に納ま
るように圧縮される。この場合、第６図に示す特性の場
合におけるサンプリング周期と第８図に示す特性の場合
におけるそれとは同じとする。
このように、第８図（Ａ）〜（Ｄ）に示す信号出力期間
の音声信号が第６図（Ａ）〜ｌ）に示す信号出力期間内
に圧縮されたことにより、元の音声信号は実質上ピッチ
アップされたことになる。
の音声信号が第６図（Ａ）〜ｌ）に示す信号出力期間内
に圧縮されたことにより、元の音声信号は実質上ピッチ
アップされたことになる。
ＲＡＭ７から圧縮されて読出された信号はＤＡ変換器８
＋ 、８２にてＤＡ変換された後加算器１０にて加算さ
れ、第６図（Ｅ）に示すエンベロープをもつ信号とされ
、出力端子１２より取出される。
＋ 、８２にてＤＡ変換された後加算器１０にて加算さ
れ、第６図（Ｅ）に示すエンベロープをもつ信号とされ
、出力端子１２より取出される。
次に、ピッチをダウンする場合について説明する。ピッ
ｆｊり変操性部１６においてピップタウンが指定される
と、アッテネータ４＋−４４の減衰特性は第５図示の曲
線Ｃとされ、アンチェリアスフィルタ３からの信号はア
ッテネータ４１〜４４によって第９図（Ａ）〜（Ｄ）に
示すエンベロープ（第５図の曲線Ｃに対応）をもつ信号
とされる。
ｆｊり変操性部１６においてピップタウンが指定される
と、アッテネータ４＋−４４の減衰特性は第５図示の曲
線Ｃとされ、アンチェリアスフィルタ３からの信号はア
ッテネータ４１〜４４によって第９図（Ａ）〜（Ｄ）に
示すエンベロープ（第５図の曲線Ｃに対応）をもつ信号
とされる。
ロジックコントローラ１３はピッチダウン但に応じて初
期設定されてオンとされる。これにより、第９図（Ａ）
〜（Ｄ）に示す特性に応じた期間にＲＡＭ７に格納され
ていたデータは重複（或いはこれと同じデータを補間）
されて読出され、第６図（Ａ）〜（Ｄ）に示す特性に応
じた期間に納まるように伸長される。この場合も、第６
図に示す特性の場合におりるサンプリング周期と第９図
に示す特性の場合にお【づるそれとは同じとする。
期設定されてオンとされる。これにより、第９図（Ａ）
〜（Ｄ）に示す特性に応じた期間にＲＡＭ７に格納され
ていたデータは重複（或いはこれと同じデータを補間）
されて読出され、第６図（Ａ）〜（Ｄ）に示す特性に応
じた期間に納まるように伸長される。この場合も、第６
図に示す特性の場合におりるサンプリング周期と第９図
に示す特性の場合にお【づるそれとは同じとする。
このように、第９図（Ａ）〜（Ｄ）に示す信号出力期間
の音声信号が第６図（Ａ）〜（Ｄ＞に示す信号出力期間
内に伸長され′ｌこことにより、元の音声信号は実質上
ピッチダウンされたことになる。
の音声信号が第６図（Ａ）〜（Ｄ＞に示す信号出力期間
内に伸長され′ｌこことにより、元の音声信号は実質上
ピッチダウンされたことになる。
ＲＡＭ７から伸長されて読出された信号はＤＡ変換器８
＋ 、８２にＵＤ△変換された後加粋λ：１０にて加算
され、第６図（Ｅ）に示すエンベロープをもつ信号とさ
れ、出力端子１２より取出される。
＋ 、８２にＵＤ△変換された後加粋λ：１０にて加算
され、第６図（Ｅ）に示すエンベロープをもつ信号とさ
れ、出力端子１２より取出される。
本願発明装置ではピッチ可変後の音声信号のエンベロー
プは第６図（Ｅ）に示す如くレベル低下された部分がな
く、これにより、クロスフェード６式を用いた従来装置
に比していわゆる音のゆらぎを生じることはなく、聴感
上好ましい。
プは第６図（Ｅ）に示す如くレベル低下された部分がな
く、これにより、クロスフェード６式を用いた従来装置
に比していわゆる音のゆらぎを生じることはなく、聴感
上好ましい。
第１０図は本発明装置の第２実施例の要部のブロック系
統図を示し、同図中、第１図と同一構成部分には同一番
号を付す。ＲＡＭ７より前段の回路は第１図示の回路と
同じである。
統図を示し、同図中、第１図と同一構成部分には同一番
号を付す。ＲＡＭ７より前段の回路は第１図示の回路と
同じである。
第１０図において、ＲＡＭ７から読出されたＡＤ変換器
６１〜６４からのＡＤ変換データは信号ｉ （第３図（
１））により時刻ｔ１２で加算器２０にプリラッチされ
、信号ｊ （同図（Ｊ））により時刻ｔ１３で加算され
、しかる後信号２（同図（Ｌ））により時刻ｔ１４でＤ
Ａ変換器２１においてＤＡ変換される。加算器２０は信
号２により時刻【１５でクリアされる。ＤＡ変換器２１
の出力信号は低域フィルタ２２にて不要周波数を除去さ
れる。
６１〜６４からのＡＤ変換データは信号ｉ （第３図（
１））により時刻ｔ１２で加算器２０にプリラッチされ
、信号ｊ （同図（Ｊ））により時刻ｔ１３で加算され
、しかる後信号２（同図（Ｌ））により時刻ｔ１４でＤ
Ａ変換器２１においてＤＡ変換される。加算器２０は信
号２により時刻【１５でクリアされる。ＤＡ変換器２１
の出力信号は低域フィルタ２２にて不要周波数を除去さ
れる。
その伯の動作は第１図示の回路のそれと同様であるので
、その説明を省略する。
、その説明を省略する。
第１１図（Ａ）〜（０）及び第１２図は夫々本発明装置
の第３実施例の動作説明用タイミングチャート及びＲＡ
Ｍ１９のメモリマツプを示す。第３実施例に用いる回路
は第１図示のブロック系統図の構成である。ＲＡＭ１９
は第１２図に示す如く、Ａ系統及びＢ系統に区別されて
いる。
の第３実施例の動作説明用タイミングチャート及びＲＡ
Ｍ１９のメモリマツプを示す。第３実施例に用いる回路
は第１図示のブロック系統図の構成である。ＲＡＭ１９
は第１２図に示す如く、Ａ系統及びＢ系統に区別されて
いる。
信号Ｃ（第１１図（Ｆ））の時刻も１〜【２のアドレス
サイクルＡＣ１でＲＡＭ７のアドレスがＡ系統で指定さ
れ、信号ｄ’ （同図（Ｇ））の時刻ｔ２のライトモー
ドでＡＤ変換器６１の出力データがＲＡＭ７に書込まれ
る（このとき、信号０（同図（Ｅ））のＬレベルでＲＡ
Ｍ７のＡ系統アドレスが有効とされており、信号ｐ （
同図（Ｈ））の時刻ｔ２〜ｔ９でＡＤ変換器６１がセレ
クトされている）。
サイクルＡＣ１でＲＡＭ７のアドレスがＡ系統で指定さ
れ、信号ｄ’ （同図（Ｇ））の時刻ｔ２のライトモー
ドでＡＤ変換器６１の出力データがＲＡＭ７に書込まれ
る（このとき、信号０（同図（Ｅ））のＬレベルでＲＡ
Ｍ７のＡ系統アドレスが有効とされており、信号ｐ （
同図（Ｈ））の時刻ｔ２〜ｔ９でＡＤ変換器６１がセレ
クトされている）。
信号Ｃ（同図（Ｆ））の時刻１２〜ｔ５のアドレスサイ
クルＡＣ２’でＲＡＭ７のアドレスが指定されるべきと
ころ、信号ｌ１１（同図（Ｃ））の時刻ｊ３（＜Ｅｓ＞
でＤＡ変換タイミングパルスが発生される。これにより
、信号０ （同図（Ｅ））の時刻ｔ３〜ｔ７でＲＡＭ７
のＢ系統アドレスが有効とされ、信号ｎ （同図（Ｄ）
）の時刻１３〜ｔ６のアドレスサイクルＡＣ５でＲＡＭ
／のアドレスが指定され、信号ｄ′はリードモードとさ
れてＲＡＭ７からデータが読出され、信号ｔ （同図（
ｔｉ）の時刻ｔ６でＤＡ変換器８１にプリラッチされる
（信号Ｖ （同図（Ｎ））のＬレベルでＤＡ変換器８１
がセレクトされている。遅延時間を八ｔとすると、ｔ１
３−ｔ３＋△【、 ｔ１４ ＝ ｔ６ →−八へ）。
クルＡＣ２’でＲＡＭ７のアドレスが指定されるべきと
ころ、信号ｌ１１（同図（Ｃ））の時刻ｊ３（＜Ｅｓ＞
でＤＡ変換タイミングパルスが発生される。これにより
、信号０ （同図（Ｅ））の時刻ｔ３〜ｔ７でＲＡＭ７
のＢ系統アドレスが有効とされ、信号ｎ （同図（Ｄ）
）の時刻１３〜ｔ６のアドレスサイクルＡＣ５でＲＡＭ
／のアドレスが指定され、信号ｄ′はリードモードとさ
れてＲＡＭ７からデータが読出され、信号ｔ （同図（
ｔｉ）の時刻ｔ６でＤＡ変換器８１にプリラッチされる
（信号Ｖ （同図（Ｎ））のＬレベルでＤＡ変換器８１
がセレクトされている。遅延時間を八ｔとすると、ｔ１
３−ｔ３＋△【、 ｔ１４ ＝ ｔ６ →−八へ）。
信号ｎ （同図（Ｄ））の時刻１６〜１７のアドレスサ
イクルＡＣ６でＲＡＭ７のアドレスがＢ系統で指定され
、信号ｄ’ （同図（Ｇ））の時刻ｔ７でリードモード
が指定され、ＲＡＭ７からデータが読出されて信号Ｕ
（同図（Ｍ））の時刻ｔ７でＤＡ変換器８Ｉにラッチイ
ンされると共に、時刻ｔ６でＤＡ変換器８１にプリラッ
チされたデータがＤＡ変換器８１にラッチインされる。
イクルＡＣ６でＲＡＭ７のアドレスがＢ系統で指定され
、信号ｄ’ （同図（Ｇ））の時刻ｔ７でリードモード
が指定され、ＲＡＭ７からデータが読出されて信号Ｕ
（同図（Ｍ））の時刻ｔ７でＤＡ変換器８Ｉにラッチイ
ンされると共に、時刻ｔ６でＤＡ変換器８１にプリラッ
チされたデータがＤＡ変換器８１にラッチインされる。
信号０ （同図（Ｅ）の時刻ｔ７でＤＡ変換の割込みが
終了してＡＤ変換書込みに復帰するが、このとき、信号
Ｃ（同図（Ｆ））の時刻ｔ８〜ｔ９のアドレスサイクル
ＡＣ２では再びＲＡＭ７のアドレスが指定され、信号ｄ
’ （同図（Ｇ））の時刻１９のライトモードでＡＤ変
換器６２のデータがＲＡＭ７に書込まれる。同様にアド
レスサイクルＡＣ３，ＡＣ４でＡＤ変換器６３．６４の
データがＲＡＭ７に書込まれる。
終了してＡＤ変換書込みに復帰するが、このとき、信号
Ｃ（同図（Ｆ））の時刻ｔ８〜ｔ９のアドレスサイクル
ＡＣ２では再びＲＡＭ７のアドレスが指定され、信号ｄ
’ （同図（Ｇ））の時刻１９のライトモードでＡＤ変
換器６２のデータがＲＡＭ７に書込まれる。同様にアド
レスサイクルＡＣ３，ＡＣ４でＡＤ変換器６３．６４の
データがＲＡＭ７に書込まれる。
上記第３実施例は、ピッチアップの場合、第１１図（Ｂ
）に示す信号すの時刻１１〜ｔ４°のサンプリング間隔
でＡＤ変換が行なわれ、これよりも小なる同図（Ｃ）に
示す信号Ｃの時刻ｔ３〜１１２のサンプリング間隔でＤ
Ａ変換が行なわれ、この動作が繰返される。ピッチダウ
ンの場合、ＤＡ変換のサンプリング間隔はＡＤ変換のそ
れに比して大になる。
）に示す信号すの時刻１１〜ｔ４°のサンプリング間隔
でＡＤ変換が行なわれ、これよりも小なる同図（Ｃ）に
示す信号Ｃの時刻ｔ３〜１１２のサンプリング間隔でＤ
Ａ変換が行なわれ、この動作が繰返される。ピッチダウ
ンの場合、ＤＡ変換のサンプリング間隔はＡＤ変換のそ
れに比して大になる。
その他の動作は第１図示の第１実施例と同様であるので
、その説明を省略する。
、その説明を省略する。
なお、上記第３実施例において、１個のＤＡ変換器を用
いて構成するには第１０図示の回路を用いればよく、第
１１図（０）に示づ信号Ｗを時刻ｔ１３でＤＡ変換器２
１に供給するにうにすればよい。
いて構成するには第１０図示の回路を用いればよく、第
１１図（０）に示づ信号Ｗを時刻ｔ１３でＤＡ変換器２
１に供給するにうにすればよい。
第１３図は本発明装置の第４実施例のブロック系統図を
示し、同図中、第１図と同−椛成部分には同一番号を付
してその説明を省略する。同図中、２５は帯域消去フィ
ルタで、第８図（Ａ）〜（Ｄ）又は第９図（Ａ）〜（Ｄ
）に示す特性に応じた周波数に比して低い周波数成分及
びピッチアップにより再現できない高い周波数成分を通
過するフィルタであり、２４は帯域フィルタで、上記画
周波数成分を通過するフィルタである。
示し、同図中、第１図と同−椛成部分には同一番号を付
してその説明を省略する。同図中、２５は帯域消去フィ
ルタで、第８図（Ａ）〜（Ｄ）又は第９図（Ａ）〜（Ｄ
）に示す特性に応じた周波数に比して低い周波数成分及
びピッチアップにより再現できない高い周波数成分を通
過するフィルタであり、２４は帯域フィルタで、上記画
周波数成分を通過するフィルタである。
信号ｂ （第１４図（Ｂ））の時刻［１でＡＤ変換がス
タートし、即時変換が終了する。（ＦＪ号Ｃ（同図（Ｃ
））の時刻ｔ２〜ｔ３のアドレスサイクルＡＣ１でＲＡ
Ｍ７のアドレスが指定され、信号ｄ″（同図（Ｄ））の
時刻ｔ３のライトモードで△Ｄ変換器６ＩのデータがＲ
ＡＭ７に書込まれる（このとぎ、信号ｅ’ （同図（Ｅ
））の時刻ｔ４〜ｔ５ （ｔ４ ＜ ｔ３ ＜ ｔｓ
）で△Ｄ変換器６１がセレクトされている〉。
タートし、即時変換が終了する。（ＦＪ号Ｃ（同図（Ｃ
））の時刻ｔ２〜ｔ３のアドレスサイクルＡＣ１でＲＡ
Ｍ７のアドレスが指定され、信号ｄ″（同図（Ｄ））の
時刻ｔ３のライトモードで△Ｄ変換器６ＩのデータがＲ
ＡＭ７に書込まれる（このとぎ、信号ｅ’ （同図（Ｅ
））の時刻ｔ４〜ｔ５ （ｔ４ ＜ ｔ３ ＜ ｔｓ
）で△Ｄ変換器６１がセレクトされている〉。
信号Ｃ（同図（Ｃ）〉の時刻ｔ３〜ｔ６のアドレスサイ
クルＡＣ２でＲＡＭ７のアドレスが指定され、信号ｄ″
（同図（Ｄ））の時刻ｔ６のライトモードでＡ［）変換
器６２のデータがＲＡＭ７に書込まれる。以下、同様に
してＡＤ変換器６３゜６４のデータが夫々ＲＡＭ７に書
込まれる。
クルＡＣ２でＲＡＭ７のアドレスが指定され、信号ｄ″
（同図（Ｄ））の時刻ｔ６のライトモードでＡ［）変換
器６２のデータがＲＡＭ７に書込まれる。以下、同様に
してＡＤ変換器６３゜６４のデータが夫々ＲＡＭ７に書
込まれる。
信号Ｃの時刻ｔｌＯ〜ｔ１２のアドレスサイクルＡＣ５
でＲＡＭ７のアドレスが指定され、信号ｄｎの時刻ｔ１
２のライトモードでＡＤ変換器６５のデータがＲＡＭ７
に書込まれる（このとき、信号×（同図（Ｉ））の時刻
ｔｌｌ〜ｊ１３（ｊ電＋ ＜ ｔ１２ ＜１１３）でＡ
Ｄ変換器６５がセレクトされている）。
でＲＡＭ７のアドレスが指定され、信号ｄｎの時刻ｔ１
２のライトモードでＡＤ変換器６５のデータがＲＡＭ７
に書込まれる（このとき、信号×（同図（Ｉ））の時刻
ｔｌｌ〜ｊ１３（ｊ電＋ ＜ ｔ１２ ＜１１３）でＡ
Ｄ変換器６５がセレクトされている）。
信号Ｃの時刻ｔ１２〜ｔＩ４のアドレスサイクルＡＣ６
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ１
４でリードモードが指定され、ＲＡＭ７からデータが読
出され、信号 Ｈｒ （同図（Ｊ））の時刻ｔ１４でＤ
Ａ変換器６１にプリラッチされる。
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ１
４でリードモードが指定され、ＲＡＭ７からデータが読
出され、信号 Ｈｒ （同図（Ｊ））の時刻ｔ１４でＤ
Ａ変換器６１にプリラッチされる。
信号Ｃの時刻ｔ１４〜［１５のアドレスサイクルＡＣ７
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ１
５でリードモードが指定され、ＲＡＭ７がらデータが読
出されて信号ｊ′（同図（Ｋ））の時刻ｔ’ｓでＤＡ変
換器８２にプリラッチされる。
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ１
５でリードモードが指定され、ＲＡＭ７がらデータが読
出されて信号ｊ′（同図（Ｋ））の時刻ｔ’ｓでＤＡ変
換器８２にプリラッチされる。
信号Ｃの時刻ｔ１５〜ｔ１６のアドレスサイクルＡＣ８
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ’
６でリードモードが指定され、ＲＡＭ７からデータが読
出されて信号に’ （同図（Ｌ））の時刻ｔ１６でＤＡ
変換器８３にラッチインされると共に、時刻ｔＭ、ｔ１
５で夫々プリラッチされたＤＡ変換器８＋ 、８２のデ
ータがＤＡ変換器８１゜８２にラッチインされる。
でＲＡＭ７のアドレスが指定され、信号ｄ″の時刻ｔ’
６でリードモードが指定され、ＲＡＭ７からデータが読
出されて信号に’ （同図（Ｌ））の時刻ｔ１６でＤＡ
変換器８３にラッチインされると共に、時刻ｔＭ、ｔ１
５で夫々プリラッチされたＤＡ変換器８＋ 、８２のデ
ータがＤＡ変換器８１゜８２にラッチインされる。
ＤＡ変榛器８＋ 、８２．８３の出力は夫々低域フィル
タ２６＋、２６２．２６３にて不要周波数成分を除去さ
れた後、加算器１ｏで加算されて出力端子１２より取出
される。
タ２６＋、２６２．２６３にて不要周波数成分を除去さ
れた後、加算器１ｏで加算されて出力端子１２より取出
される。
その他の動作は第１図示の第１実施例と同様であるので
、イの説明を省略する。
、イの説明を省略する。
なお、上記第４実施例において、１個のＤＡ変換器を用
いて構成すれには第１０図示の回路を用いればよく、第
１４図（Ｍ）に示す信号ｙを時刻ｔ１７でＤＡ変換器２
１に供給するようにすればよい。
いて構成すれには第１０図示の回路を用いればよく、第
１４図（Ｍ）に示す信号ｙを時刻ｔ１７でＤＡ変換器２
１に供給するようにすればよい。
又、上記第４実施例では、上記第３実施例のように、ピ
ッチアップ及びピッチダウンに対応してＡＤ変換及びＤ
Ａ変換の夫々のサンプリング間隔が変化するように構成
されている。
ッチアップ及びピッチダウンに対応してＡＤ変換及びＤ
Ａ変換の夫々のサンプリング間隔が変化するように構成
されている。
又、ピッチを可変せしめるに際し、上記第１乃至第４実
施例ではＲＡＭ７に格納されたデータをピッチアップ時
に間引いて読出す一方、ピッチダウン時に重複（或いは
補間）して読出すようにしているが、この方法に限定さ
れるものではなく、例えば、ピッチアップ時に読出しの
サンプリング間隔をＡＤ変換のサンプリング間隔に比し
て小にし、ピッチダウン時に読出しのそれをＡＤ変換の
それに比して大にするようにしてもよい。
施例ではＲＡＭ７に格納されたデータをピッチアップ時
に間引いて読出す一方、ピッチダウン時に重複（或いは
補間）して読出すようにしているが、この方法に限定さ
れるものではなく、例えば、ピッチアップ時に読出しの
サンプリング間隔をＡＤ変換のサンプリング間隔に比し
て小にし、ピッチダウン時に読出しのそれをＡＤ変換の
それに比して大にするようにしてもよい。
効果
上述の如く、本発明になる音声信号のピッチ可変装置は
、入力音声信号を、ビッヂ可変量に応じた所定時間間欠
的に信号が存在し、かつ、時間軸方向に一部重なり合っ
て信号が存在する位置が夫々異なるように分割する信号
分割手段と、この信号分割手段からの夫々の出力を夫々
ＡＤ変換する複数のＡＤ変換手段と、この複数のＡＤ変
換手段の出力を格納するデータ記憶手段と、このデータ
記憶手段に格納されたデータを、ピッチアップ時夫々間
引いて基準時間内に夫々読出す一方、ピッチダウン時夫
々重複又は補間して基準時間内に夫々読出づデータ読出
し手段と、このデータ読出し手段からの夫々の出力を上
記ＡＤ変換と同期してＤＡ変換し、かつ、時間軸方向に
連続するように合成する信号合成手段とにて構成したた
め、周波数変換信号はそのつなぎ合わせた部分において
レベルの低下なく取出し得、これにより、いわゆる音の
ゆらぎを生じることはなく、クロスフェード方式を用い
た従来装置に比して元の入力音声信号の特性に略等しい
極く自然な信号とし得、＠感上好ましい等の特長を有す
る。
、入力音声信号を、ビッヂ可変量に応じた所定時間間欠
的に信号が存在し、かつ、時間軸方向に一部重なり合っ
て信号が存在する位置が夫々異なるように分割する信号
分割手段と、この信号分割手段からの夫々の出力を夫々
ＡＤ変換する複数のＡＤ変換手段と、この複数のＡＤ変
換手段の出力を格納するデータ記憶手段と、このデータ
記憶手段に格納されたデータを、ピッチアップ時夫々間
引いて基準時間内に夫々読出す一方、ピッチダウン時夫
々重複又は補間して基準時間内に夫々読出づデータ読出
し手段と、このデータ読出し手段からの夫々の出力を上
記ＡＤ変換と同期してＤＡ変換し、かつ、時間軸方向に
連続するように合成する信号合成手段とにて構成したた
め、周波数変換信号はそのつなぎ合わせた部分において
レベルの低下なく取出し得、これにより、いわゆる音の
ゆらぎを生じることはなく、クロスフェード方式を用い
た従来装置に比して元の入力音声信号の特性に略等しい
極く自然な信号とし得、＠感上好ましい等の特長を有す
る。
第１図乃至第３図は夫々本発明装置の第１実施例のブロ
ック系統図及びその制御回路の動作説明用フローヂャー
ト及びその動作説明用信号波形図、第４図乃至第６図は
夫々本発明装置に用いられるアッテネータの具体的回路
図及びその減衰量特性図及びそのノーマル時の減衰量波
形図、第７図はロジックコントローラに設けられている
ＲＡＭ７のメモリマツプ、第８図及び第９図は夫々ピッ
チアップ時及びピッチダウン時の７ツテネータの減衰量
波形図、第１０図は本発明装置の第２実施例の要部のブ
ロック系統図、第１１図及び第１２図は夫々本発明装置
の第３実施例の動作説明用信号波形図及びそのロジック
コントローラに設けられているＲＡＭのメモリマツプ、
第１３図及び第１４図は夫々本発明装置の第４実施例の
ブロック系統図及びその動作説明用信号波形図である。 １・・・音声信号入ノｊ端子、４１〜４４・・・アッテ
ネータ、５１〜５４・・・コントローラ、６１〜６５・
・・ＡＤ変換器、７．１８．１９．２３・・・ＲＡＭ、
８１〜８３．２１・・・ＤＡ変換器、９＋ 、９２・・
・高域フィルタ、１０．２０・・・加算器、１２・・・
出力端子、１３・・・ロジックコントローラ、１４・・
・制御回路、１６・・・ピッチ可変操作部、１７・・・
ＲＯＭ、２２．２６＋〜２６３．２７＋ 、２７２・・
・低域フィルタ、２４・・・帯域フィルタ、２５・・・
帯域消去フィルタ。 第３図 飼′％Ｇ図 坦ア、−吃 第７図゛ 第Ｓ図 第９．′図 ；・“目間 （し） ｙ仁−−−一−−−−」
ック系統図及びその制御回路の動作説明用フローヂャー
ト及びその動作説明用信号波形図、第４図乃至第６図は
夫々本発明装置に用いられるアッテネータの具体的回路
図及びその減衰量特性図及びそのノーマル時の減衰量波
形図、第７図はロジックコントローラに設けられている
ＲＡＭ７のメモリマツプ、第８図及び第９図は夫々ピッ
チアップ時及びピッチダウン時の７ツテネータの減衰量
波形図、第１０図は本発明装置の第２実施例の要部のブ
ロック系統図、第１１図及び第１２図は夫々本発明装置
の第３実施例の動作説明用信号波形図及びそのロジック
コントローラに設けられているＲＡＭのメモリマツプ、
第１３図及び第１４図は夫々本発明装置の第４実施例の
ブロック系統図及びその動作説明用信号波形図である。 １・・・音声信号入ノｊ端子、４１〜４４・・・アッテ
ネータ、５１〜５４・・・コントローラ、６１〜６５・
・・ＡＤ変換器、７．１８．１９．２３・・・ＲＡＭ、
８１〜８３．２１・・・ＤＡ変換器、９＋ 、９２・・
・高域フィルタ、１０．２０・・・加算器、１２・・・
出力端子、１３・・・ロジックコントローラ、１４・・
・制御回路、１６・・・ピッチ可変操作部、１７・・・
ＲＯＭ、２２．２６＋〜２６３．２７＋ 、２７２・・
・低域フィルタ、２４・・・帯域フィルタ、２５・・・
帯域消去フィルタ。 第３図 飼′％Ｇ図 坦ア、−吃 第７図゛ 第Ｓ図 第９．′図 ；・“目間 （し） ｙ仁−−−一−−−−」
Claims (1)
- 【特許請求の範囲】 （１） 入力音声信号を、ピッチ可変量に応じた所定時
間間欠的に該信号が存在し、かつ、時間軸方向に一部重
なり合って該信号が存在する位置が夫々異なるように分
割する信号分割手段と、該信号分割手段からの夫々の出
力を夫々ＡＤ変換する複数のＡＤ変換手段と、該複数の
ＡＤ変換手段の出力を格納するデータ記憶手段と、該デ
ータ記憶手段に格納されたデータを、ピッチアップ時大
々間引いて基準時間内に夫々読出す一方、ピッチダウン
時夫々重複又は補間して該基準時間内に夫々読出づデー
タ読出し手段と、該データ読出し手段からの夫々の出力
を上記ＡＤ変換と同期してＤＡ変換し、かつ、時間軸方
向に連続するように合成する信号合成手段とよりなるこ
とを特徴とする音声信号のピッチ可変装置。 （２該信号合成手段は、該データ読出し手段からの夫々
の出力をＤＡ変換した後合成づる手段であることを特徴
とする特許請求の範囲第１項記載の音声信号のピッチ可
変装置。 ■ 該信号合成手段は、該データ読出し手段からの夫々
の出力を合成した後ＤＡ変換する手段であることを特徴
とする特許請求の範囲第１項記載の音声信号のピッチ可
変装置。 （４）該信号分割手段は該入力音声信号を４つの信号に
分割づる手段であり、該信号合成手段は該４つの信号の
うち２つの信号の組２つを夫々ＡＤ換する２つのＤＡ変
換器、該ＤＡ変換器の夫々の出力の不要周波数成分を夫
々除去する２つの高域フィルタと、該高域フィルタの夫
々の出力を合成する加算器とよりなることを特徴とする
特許請求の範囲第１項記載の音声イに号のピッチ可変装
置。 （５）該信号分割手段は、該入力音声信号から、該所定
時間に対応した周波数に比して低い周波数成分及び／又
はピッチアップにより再現できない高い周波数成分を分
離するフィルタと、該低い周波数成分及び高い周波数成
分以外の周波数成分を分離するフィルタとを有してなる
ことを特徴とする特許請求の範囲第１項記載の音声信号
のピッチ可変装置。 （６） 該信号分割手段は、ピッチ可変を行なわない時
該入力音声信号の存在時間は該基準時間であるように分
割する手段であることを特徴とする特許請求の範囲第１
項記載の音声信号のピッチ可変装置。 （７） 該信号分割手段、該ＡＤ変換手段、該データ記
憶手段、該データ読出し手段の各動作は、マイクロコン
ピュータ等にて夫々制御されることを特徴とする特許請
求の範囲第１項記載の音声信号のピッチ可変装置。 Ｓ） 該信号分割手段は、ピッチ可変操作によるマイク
ロコンピュータ等からの制御信号によりその時間軸方向
の減衰量を可変され、該入力音声信号を該減衰量に基い
て減衰して取出すアッテネータを有してなることを特徴
とする特許請求の範囲第１項記載の音声信号のピッチ可
変装置。 （９） 入力音声信号を、ピッチ可変量に応じた所定時
間間欠的に該信号が存在し、かつ、時間軸方向に一部重
なり合って該信号が存在する位置が夫々界なるように分
割する信号分割手段と、該信号分割手段からの夫々の出
力を夫々ＡＤ変換する複数のＡＤ変換手段と、該複数の
ＡＤ変換手段の出力を格納するデータ記憶手段と、該デ
ータ記憶手段に格納されたデータを、ピッチアップ時読
出しサンプリング間隔を上記ＡＤ変換のサンプリング間
隔に比して小にして基準時間内に夫々読出す一方、ピッ
チダウン時読出しサンプリング間隔を上記ＡＤ変換のサ
ンプリング間隔に比して人にして該基準時間内に夫々読
出すデータ読出し手段と、該データ読出し手段からの夫
々の出力を上記ＡＤ変換と同期してＤＡ変換し、かつ、
時間軸方向に連続するように合成づる信号合成手段とよ
りなることを特徴とする音声信号のピッチ可変装置。 （１０） 該データ読出し手段は、ピッチ可変を行なわ
ない時間−のサンプリング間隔を以て読出ず手段である
ことを特徴とする特許請求の範囲第９項記載の音声信号
のピッチ可変装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083439A JPS60227300A (ja) | 1984-04-25 | 1984-04-25 | 音声信号のピツチ可変装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083439A JPS60227300A (ja) | 1984-04-25 | 1984-04-25 | 音声信号のピツチ可変装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227300A true JPS60227300A (ja) | 1985-11-12 |
Family
ID=13802456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083439A Pending JPS60227300A (ja) | 1984-04-25 | 1984-04-25 | 音声信号のピツチ可変装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227300A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764299A (en) * | 1980-10-06 | 1982-04-19 | Sanyo Electric Co | Voide synthesizer |
| JPS58106598A (ja) * | 1981-12-18 | 1983-06-24 | 三洋電機株式会社 | 信号周波数変換装置 |
| JPS58108597A (ja) * | 1981-12-23 | 1983-06-28 | 日本電気株式会社 | 合成音生成装置 |
| JPS58216300A (ja) * | 1982-06-11 | 1983-12-15 | 日本コロムビア株式会社 | 周波数スペクトル圧縮伸長装置 |
| JPS5930600A (ja) * | 1982-06-28 | 1984-02-18 | 日本コロムビア株式会社 | 周波数スペクトル圧縮伸長装置 |
-
1984
- 1984-04-25 JP JP59083439A patent/JPS60227300A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764299A (en) * | 1980-10-06 | 1982-04-19 | Sanyo Electric Co | Voide synthesizer |
| JPS58106598A (ja) * | 1981-12-18 | 1983-06-24 | 三洋電機株式会社 | 信号周波数変換装置 |
| JPS58108597A (ja) * | 1981-12-23 | 1983-06-28 | 日本電気株式会社 | 合成音生成装置 |
| JPS58216300A (ja) * | 1982-06-11 | 1983-12-15 | 日本コロムビア株式会社 | 周波数スペクトル圧縮伸長装置 |
| JPS5930600A (ja) * | 1982-06-28 | 1984-02-18 | 日本コロムビア株式会社 | 周波数スペクトル圧縮伸長装置 |
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