CN112015693A - 基于fpga实现大规模ddc的方法及系统 - Google Patents

Abstract

本发明公开了基于FPGA实现大规模DDC的方法及系统，包括以下步骤：设置DDC的带宽、中心频率、延时长度参数并进行缓存；将宽带数据划分为多个信道；将各信道的宽带数据分别写入DDR3存储器缓存；根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。对读出的宽带数据进行DDC处理。使用本地时钟，快速地将宽带数据划分为多个信道全部写入DDR3存储器中，写入时每路信道化宽带数据都有与之对应的起始地址，进行延时输出实现全频段实时输出功能和在线回放功能和宽带延时功能的，可以实现大规模的DDC的数字信号处理需求。

Description

基于FPGA实现大规模DDC的方法及系统

技术领域

本发明属于基于FPGA的数字信号处理技术领域，涉及基于FPGA实现大规模DDC的方法及系统。

背景技术

随着无线通信质量的增加，对空中无线电信号的处理也面临着巨大的挑战。传统DDC路数的处理技术已经不再适应大规模DDC的数字信号处理需求。传统的多路DDC实现方案采用DSP+BRAM的方式，但由于FPGA内部的BRAM非常稀缺，以XC7Z100芯片为例，其内部的BRAM只有3MB左右，使用该芯片来实现50kHz带宽的DDC最多实现400路左右。在传统的数字信号处理中使用常规的BRAM+DSP的方式对于实现大规模多路DDC操作，会对FPGA芯片造成严重的资源不足，不利于相关功能的实现。

发明内容

本发明的目的在于：提供了基于FPGA实现大规模DDC的方法及系统，解决了在传统的数字信号处理中使用常规的BRAM+DSP的方式对于实现大规模多路DDC操作，会对FPGA芯片造成严重的资源不足，不利于相关功能的实现的问题。

本发明采用的技术方案如下：

基于FPGA实现大规模DDC的方法，包括以下步骤：

步骤1：设置DDC的带宽、中心频率、延时长度参数并进行缓存；

步骤2：将宽带数据划分为多个信道，将各信道的宽带数据分别写入DDR3存储器缓存；

步骤3：根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

步骤4：对读出的宽带数据进行DDC处理。

进一步地，所述步骤2包括以下步骤：

步骤21：将宽带数据均匀划分成多个信道，形成信道化的宽带数据；

步骤22：划分DDR3存储器的地址区间，设定一个信道对应一个地址区间；

步骤23：根据信道将宽带数据写入到DDR3存储器缓存到对应的地址区间。

进一步地，所述步骤3包括以下步骤：

步骤31：首次读取时，输入带宽、中心频率、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存；

步骤32：再次读取时，输入上次缓存的频率控制字、相位、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，该宽带数据包含上次读取的宽带数据的最后一段宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

进一步地，所述DDC处理包括以下步骤：

步骤41：读取的宽带数据通过复数乘法和DDS的IQ信号混频；

步骤42：通过CIC、FIR1和FIR2抽取滤波；

步骤43：通过FIR3整形滤波输出多路DDC的IQ信号。

进一步地，获取DDC处理的数字信号的电平信号，在电平信号超过预设电平信号时读取DDR3存储器缓存的数字信号。

基于FPGA实现大规模DDC的系统，其特征在于：包括参数缓存模块、宽带信道化模块、DDR3存储器、DDC处理模块、写数据模块、读数据模块、数据源缓存模块、时序控制模块和DDR3控制模块，其中：

所述参数缓存模块，用于缓存参数；

所述宽带信道化模块，将宽带数据划分为多个信道；

所述DDR3存储器，用于缓存各信道的宽带数据；

所述DDC处理模块，对读出的宽带数据进行DDC处理；

所述数据源缓存模块，用于缓存读取的宽带数据；

时序控制模块，用于对信号施加时间上的控制；

所述DDR3控制模块，用于控制DDR3写数据模块将宽带数据写入存储器，用于控制读数据模块将宽带数据读出存储器，用于控制当前读出的宽带数据的频率控制字、相位、延时长度参数缓存到参数缓存模块。

综上所述，由于采用了上述技术方案，本发明的有益效果是：

本发明使用本地时钟，快速地将宽带数据划分为多个信道全部写入DDR3存储器中，写入时每路信道化宽带数据都有与之对应的起始地址，进行延时输出实现全频段实时输出功能和在线回放功能和宽带延时功能的，可以实现大规模的DDC的数字信号处理需求。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图，其中：

图1是本发明的原理框图；

图2是本发明DDR3存储器的地址划分示意图；

图3是本发明DDR3控制模块的框图；

图4是本发明的DDC处理模块的原理框图；

图5是本发明的新信号捕获原理图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

关于专业名词的解释说明：

FPGA：FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

DDC：数字下变频指在超外差式接收机中经过混频后得到的中频信号比原始信号的频率低的一种混频方式，是软件无线电的核心技术之一。

DDR3：DDR3是一种计算机内存规格。它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM(同步动态动态随机存取内存)的后继者(增加至八倍)，也是现时流行的内存产品规格。

DDS：DDS信号发生器采用直接数字频率合成(Direct Digital Synthesis，简称DDS)技术，把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。采用这种方法设计的信号源可工作于调制状态，可对输出电平进行调节，也可输出各种波形。

CIC：在数字信号处理中，CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。

FIR：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。

实施例1

本发明提供的基于FPGA实现大规模DDC的方法，包括以下步骤：

步骤1：设置DDC的带宽、中心频率、延时长度参数并进行缓存；

步骤2：将宽带数据划分为多个信道，将各信道的宽带数据分别写入DDR3存储器缓存；

其中，所述步骤2包括以下步骤：

步骤21：将宽带数据均匀划分成多个信道，形成信道化的宽带数据；

步骤22：如图2所示，划分DDR3存储器的地址区间，设定一个信道对应一个地址区间；

步骤23：根据信道将宽带数据写入到DDR3存储器缓存到对应的地址区间。

步骤3：根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

实施时，所述步骤3包括以下步骤：

步骤31：首次读取时，输入带宽、中心频率、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存；

步骤32：再次读取时，输入上次缓存的频率控制字、相位、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，该宽带数据包含上次读取的宽带数据的最后一段宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

需要说明的是，在处理过程中需要对不同的宽带数据分别进行分时DDC处理，为了保证输出数据的连续性，每次DDC处理前需要将本路宽带数据的频率控制字、带宽、相位(相位用于设置DDS的初始相位)这3个参数预先读出来，其中频率控制字和带宽为外部输入参数，同时数据需要多读上次处理的最后一段数据，用于“恢复现场”，相位作为内部参数，当本次处理完以后需要将下次处理的初始相位计算出来进行缓存，便于下次处理使用。

步骤4：对读出的宽带数据进行DDC处理。

具体地，如图3所示，所述DDC处理包括以下步骤：

步骤41：读取的宽带数据通过复数乘法和DDS的IQ信号混频；

步骤42：通过CIC、FIR1和FIR2抽取滤波；

步骤43：通过FIR3整形滤波输出多路DDC的IQ信号。

优选地，获取DDC处理的数字信号的电平信号，在电平信号超过预设电平信号时读取DDR3存储器缓存的数字信号。实施时，对于新信号捕获原理如图5所示，数字信号在频谱上显示的同时也缓存在DDR3中，其容量可容纳数十秒钟的数据，对于需要特别观察的信号只需要根据该信号出现的时间从从DDR3中读出即可。

综上所述，本发明使用本地时钟，快速地将宽带数据划分为多个信道全部写入DDR3存储器中，写入时每路信道化宽带数据都有与之对应的起始地址，进行延时输出实现全频段实时输出功能和在线回放功能和宽带延时功能的，可以实现大规模的DDC的数字信号处理需求。

实施例2

提供基于FPGA实现大规模DDC的系统，如图1所示，其特征在于：包括参数缓存模块、宽带信道化模块、DDR3存储器、DDC处理模块、写数据模块、读数据模块、数据源缓存模块、时序控制模块和DDR3控制模块，其中：

所述参数缓存模块，用于缓存参数；

所述宽带信道化模块，将宽带数据划分为多个信道；

所述DDR3存储器，用于缓存各信道的宽带数据；

所述DDC处理模块，对读出的宽带数据进行DDC处理；

所述数据源缓存模块，用于缓存读取的宽带数据；

时序控制模块，用于对信号施加时间上的控制；

如图4所示，所述DDR3控制模块，用于控制DDR3写数据模块将宽带数据写入存储器，用于控制读数据模块将宽带数据读出存储器，用于控制当前读出的宽带数据的频率控制字、相位、延时长度参数缓存到参数缓存模块。

实施时，以1.5M—30M信号宽带数据为例，分6路采集1.5M—30M信号，再经过10路宽带信道化模块和57宽带信道化模块将6路全频段数字信号分割成57路带宽BW＝548KHz和FS＝640KHz信道间隔为500KHz的均匀信道化数据，57路信道化数据通过285路宽带信道化模块输出数据用于实现全频段高分辨率PSD，同时57路信道化输出数据还送到DDR3存储器进行延时输出实现全频段IQ实时输出功能和在线回放功能和宽带延时功能的1024路DDC。其中对于1024路DDC可实现带宽有：48kHz、30kHz、15kHz、12kHz、9kHz、6kHz、4.8kHz、4kHz、3.1kHz、2.7kHz、2.4kHz、2.1kHz、1.5、1kHz、600Hz，其中48kHz带宽的DDC不少于32路。新信号数最多1536个/分，当信噪比S/N≥10dB截获概率为95％。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明的保护范围，任何熟悉本领域的技术人员在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.基于FPGA实现大规模DDC的方法，其特征在于：包括以下步骤：

步骤1：设置DDC的带宽、中心频率、延时长度参数并进行缓存；

步骤2：将宽带数据划分为多个信道；将各信道的宽带数据分别写入DDR3存储器缓存；

步骤3：根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

步骤4：对读出的宽带数据进行DDC处理。

2.根据权利要求1所述的基于FPGA实现大规模DDC的方法，其特征在于：所述步骤2包括以下步骤：

步骤21：将宽带数据均匀划分成多个信道，形成信道化的宽带数据；

步骤22：划分DDR3存储器的地址区间，设定一个信道对应一个地址区间；

步骤23：根据信道将宽带数据写入到DDR3存储器缓存到对应的地址区间。

3.根据权利要求1所述的基于FPGA实现大规模DDC的方法，其特征在于：所述步骤3包括以下步骤：

步骤31：首次读取时，输入带宽、中心频率、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存；

步骤32：再次读取时，输入上次缓存的频率控制字、相位、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，该宽带数据包含上次读取的宽带数据的最后一段宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

4.根据权利要求1所述的基于FPGA实现大规模DDC的方法，其特征在于：所述DDC处理包括以下步骤：

步骤41：读取的宽带数据通过复数乘法和DDS的IQ信号混频；

步骤42：通过CIC、FIR1和FIR2抽取滤波；

步骤43：通过FIR3整形滤波输出多路DDC的IQ信号。

5.根据权利要求1所述的基于FPGA实现大规模DDC的方法，其特征在于：获取DDC处理的数字信号的电平信号，在电平信号超过预设电平信号时读取DDR3存储器缓存的数字信号。

6.根据权利要求1-5任意一项所述的基于FPGA实现大规模DDC的系统，其特征在于：包括参数缓存模块、宽带信道化模块、DDR3存储器、DDC处理模块、写数据模块、读数据模块、数据源缓存模块、时序控制模块和DDR3控制模块，其中：

所述参数缓存模块，用于缓存参数；

所述宽带信道化模块，将宽带数据划分为多个信道；

所述DDR3存储器，用于缓存各信道的宽带数据；

所述DDC处理模块，对读出的宽带数据进行DDC处理；

所述数据源缓存模块，用于缓存读取的宽带数据；

时序控制模块，用于对信号施加时间上的控制；

所述DDR3控制模块，用于控制DDR3写数据模块将宽带数据写入存储器，用于控制读数据模块将宽带数据读出存储器，用于控制当前读出的宽带数据的频率控制字、相位、延时长度参数缓存到参数缓存模块。

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