CN106155949A - 一种控制方法及装置 - Google Patents

Abstract

本发明实施例公开了一种控制方法，应用于双倍速率同步动态随机存储器；其特征在于，所述方法包括：获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。同时，本发明实施例还公开了一种控制装置。

Description

一种控制方法及装置

技术领域

本发明涉及控制领域，具体涉及一种控制方法及装置。

背景技术

系统级芯片(System-on-a-Chip，简称SOC芯片)在各个领域的应用越来越广泛，如在服务器、台式电脑以及移动终端等领域中SOC芯片的使用量越来越多，因而对SOC芯片的性能与功耗要求也越来越高。

在很多SOC芯片中，一般都要使用双倍速率同步动态随机存储器(DDR SDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)的控制器(一般简称为DDR控制器)来缓存部分数据。然而，DDR控制器以及双倍速率同步动态随机存储颗粒(一般简称为DDR颗粒)的功耗则占整体功耗较大的比例。如何降低SOC芯片中DDR控制器的功耗，成为亟待解决的技术问题。

发明内容

有鉴于此，本发明期望提供一种控制方法及装置，至少能降低SOC芯片中DDR控制器的功耗。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供了一种控制方法，应用于双倍速率同步动态随机存储器；所述方法包括：

获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

上述方案中，可选地，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

上述方案中，可选地，所述方法还包括：

基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

上述方案中，可选地，所述方法还包括：

基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

上述方案中，可选地，所述基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率，包括：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

上述方案中，可选地，若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率，还包括：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

上述方案中，可选地，所述关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口时，所述方法还包括：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

本发明还提供了一种控制装置，应用于双倍数据速率同步动态随机存储器；所述装置包括：

传感器，用于获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

处理器，用于基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

上述方案中，可选地，所述处理器，还用于：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

上述方案中，可选地，基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

上述方案中，可选地，所述处理器，还用于：

基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

上述方案中，可选地，所述处理器，还用于：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

上述方案中，可选地，所述处理器，还用于：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

上述方案中，可选地，所述处理器，还用于：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

本发明提供的控制方法及装置，获取DDR控制器中单位时间读出和写入的数据量；基于所述单位时间读出和写入的数据量调整所述DDR控制器的频率；如此，至少能降低SOC芯片中DDR控制器的功耗。

附图说明

图1为本发明实施例控制方法的实现流程示意图一；

图2为本发明实施例控制方法的实现流程示意图二；

图3为本发明实施例控制装置的结构示意图一；

图4为本发明实施例控制装置的结构示意图二。

具体实施方式

下面结合附图对本发明的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明。

实施例一

图1为本发明实施例控制方法的实现流程示意图一，在本发明一个优选实施例中，所述控制方法主要包括以下步骤：

步骤101：获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量。

在一具体实施例中，所述获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量，可以包括：

设置至少一个计数器；

通过所述至少一个计数器记录所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量。

举例来说，为双倍速率同步动态随机存储控制器配置一个计数器，所述计数器既负责记录所述双倍速率同步动态随机存储器中单位时间读出的数据量，还负责记录所述双倍速率同步动态随机存储器中单位时间写入的数据量。

再举例来说，为双倍速率同步动态随机存储控制器配置两个计数器，其中一个计数器负责记录所述双倍速率同步动态随机存储器中单位时间读出的数据量，另一个计数器负责记录所述双倍速率同步动态随机存储器中单位时间写入的数据量。

当然，还可以采用其他能够记录所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量的方式来获取单位时间读出和写入的数据量，在此不再列举。

步骤102：基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

在一可选实施方式中，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在一具体实施方式中，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出的数据量，与预设阈值的关系；

若所述单位时间读出的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在另一具体实施方式中，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间写入的数据量，与预设阈值的关系；

若所述单位时间写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在又一具体实施方式中，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出的数据量与写入的数据量之和，与预设阈值的关系；

若所述单位时间读出的数据量与写入的数据量之和大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量与写入的数据量之和小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

当然，根据所比较的数据量的种类不同，所述第一预设阈值、所述第二预设阈值均可以进行适应性的变化。例如，比较单位时间读出的数据量与写入的数据量之和，与第一预设阈值、第二预设阈值的大小时，此境况下，相对于仅比较单位时间读出的数据量或单位时间写入的数据量而言，前者所对应的第一预设阈值、第二预设阈值均较大；后者所对应的第一预设阈值、第二预设阈值相对于前者而言较小。

在一可选实施方式中，基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

在一具体实施方式中，

所述第一预设阈值＝(DDR控制器的频率/DDR控制器的数据宽度)×α；其中，α为第一因子；

所述第二预设阈值＝(DDR控制器的频率/DDR控制器的数据宽度)×β；其中，β为第二因子；α＞β。

其中，所述第一因子与所述第二因子均可以根据当前DDR控制器的使用情况而设定。

举例来说，α＝0.8，β＝0.4；那么，CPU根据单位时间的数据量来调整DDR控制器的频率；如果数据量大于第一预设阈值(DDR控制器的频率/DDR控制器的数据宽度*0.8)，则提高DDR控制器的频率，以保证在一定时间内把数据处理完。假如数据量低于一定值(DDR控制器的频率/DDR控制器的数据宽度*0.4)，则降低DDR控制器的频率，以在保证在一定时间内把数据处理完的同时，降低DDR控制器的功耗。

在一可选实施方式中，若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率，还包括：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY。

可选地，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

这里，数据之间的独立性，是指同时传输的多个字节之间或前后传输的数据之间没有必然联系。调整其写入或读出的顺序时，不会造成数据访问的混乱或错误。

例如：表1所示数据格式：

字节A1	字节B1	字节C1	字节D1
				字节A2	字节B2	字节C2	字节D2
字节A3	字节B3	字节C3	字节D3

表1

其中，A1、B1、C1、D1来自不同的数据源，这四个字节的数据是相互独立的，没有相互的依赖关系，则称这组数据之间具有独立性。

对于只进行部分位宽数据的访问，是数据独立性的一种特殊情况。例如，表2所示，在32比特总线DDR存储系统中只进行字节操作，或在32比特总线DDR存储系统中只进行16比特的双字节操作。

字节A1	00	00	00
				字节A2	00	00	00
字节A3	00	00	00

表2

上面只是举出两个简单示例，具体的数据独立性判断由SOC系统决定，本申请不做过多约束。

其中，所述关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口时，所述方法还包括：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

需要说明的是，一般来说，DDR控制器由数字逻辑控制器和PHY两部分组成。从广义上来说，PHY指的是芯片存储器的高速接口物理层，其中，PHY中包括高速接口。

具体地，PHY部分是由几个小物理单元拼成的，比如32位的DDR控制器的PHY部分由4个8位PHY拼成的。在某些应用中，假如数据量低于一定值，同时数据具有一定的独立性，可以关闭4个PHY中的某几个。同样，若每个PHY连接一个DDR颗粒，则也可以关闭相应的DDR颗粒。

本实施例所述技术方案可应用于包含有双倍速率同步动态随机存储器的芯片中，如SOC芯片。

在本发明实施例中，获取DDR控制器中单位时间读出和写入的数据量；基于所述单位时间读出和写入的数据量调整所述DDR控制器的频率；如此，至少能降低SOC芯片中DDR控制器的功耗。

实施例二

图2为本发明实施例控制方法的实现流程示意图二，在本发明一个优选实施例中，所述控制方法主要包括以下步骤：

步骤201：获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量。

这里，可以通过设置计数器的方式来记录所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量。

步骤202：基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

在一可选实施方式中，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

步骤203：基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

一般来说，双倍速率同步动态随机存储器包括DDR控制器和DDR颗粒；DDR控制器位于SOC芯片内，DDR颗粒位于SOC芯片外。

在一可选实施方式中，所述基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率，包括：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

一般来说，双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系为：

DDR控制器的频率升高，DDR颗粒的频率也随之升高；DDR控制器的频率降低，DDR颗粒的频率也随之降低。

如此，在改变DDR控制器频率的同时，可以同时改变外部DDR颗粒的频率来降低系统的整体功耗。

在一具体实施方式中，双倍速率同步动态随机存储颗粒的频率实时跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

如此，双倍速率同步动态随机存储颗粒的频率的调节与双倍速率同步动态随机存储控制器的频率的调节更具有灵活性，更具有实时性。

当然，双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整，也可以不是实时跟随，而是有延迟性的或是在双倍速率同步动态随机存储控制器的频率调整完成之后再基于调整后的双倍速率同步动态随机存储控制器的频率跟随调整。

实际上，具体如何跟随调整还取决于预先设定的双倍速率同步动态随机存储颗粒的频率与双倍速率同步动态随机存储控制器的频率的预设关系。

比如，双倍速率同步动态随机存储控制器的频率值处于一个区间内时，双倍速率同步动态随机存储颗粒的频率值为某一个固定值；双倍速率同步动态随机存储控制器的频率值处于另一个区间内时，双倍速率同步动态随机存储颗粒的频率值为另一个固定值；因此，当在其中一个区间内调节双倍速率同步动态随机存储控制器的频率时，有可能双倍速率同步动态随机存储颗粒的频率值为同一个值，该情境下，双倍速率同步动态随机存储颗粒的频率值并不是实时跟随双倍速率同步动态随机存储控制器的频率值调整。

本实施例所述技术方案可应用于包含有双倍速率同步动态随机存储器的芯片中，如SOC芯片。

在本发明实施例中，获取DDR控制器中单位时间读出和写入的数据量；基于所述单位时间读出和写入的数据量调整所述DDR控制器的频率；基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率；控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整；如此，至少能降低SOC芯片中DDR控制器的功耗的同时，还能降低SOC芯片外部DDR颗粒的功耗。

实施例三

图3为本发明实施例提供的控制装置的结构示意图一，如图3所示，所述装置包括：

传感器31，用于获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

处理器32，用于基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

在一可选实施方式中，所述处理器32，还用于：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在一可选实施方式中，所述处理器32，还用于：

基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

在一具体实施方式中，所述处理器32，还用于：

比较所述单位时间读出的数据量，与预设阈值的关系；

若所述单位时间读出的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在另一具体实施方式中，所述处理器32，还用于：

比较所述单位时间写入的数据量，与预设阈值的关系；

若所述单位时间写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在又一具体实施方式中，所述处理器32，还用于：

比较所述单位时间读出的数据量与写入的数据量之和，与预设阈值的关系；

若所述单位时间读出的数据量与写入的数据量之和大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量与写入的数据量之和小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

当然，根据所比较的数据量的种类不同，所述第一预设阈值、所述第二预设阈值均可以进行适应性的变化。例如，比较单位时间读出的数据量与写入的数据量之和，与第一预设阈值、第二预设阈值的大小时，此境况下，相对于仅比较单位时间读出的数据量或单位时间写入的数据量而言，前者所对应的第一预设阈值、第二预设阈值均较大；后者所对应的第一预设阈值、第二预设阈值相对于前者而言较小。

在一可选实施方式中，所述处理器32，还用于：

基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

在一可选实施方式中，所述处理器32，还用于：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

在一可选实施方式中，所述处理器32，还用于：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

在一可选实施方式中，所述处理器32，还用于：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

本领域技术人员应当理解，本发明实施例的控制装置中各处理模块的功能，可参照前述控制方法的相关描述而理解，本发明实施例的控制装置中各处理模块，可通过实现本发明实施例所述的功能的模拟电路而实现，也可以通过执行本发明实施例所述的功能的软件在电子设备上的运行而实现。

其中，所述处理器32在实际应用中，均可由控制装置中的中央处理器(CPU，Central Processing Unit)、微处理器(MCU，Micro Controller Unit)、数字信号处理器(DSP，Digital Signal Processing)或可编程逻辑器件(PLC，Programmable LogicController)等实现。所述传感器31在实际应用中，可由具有统计功能的计数器来实现。

本实施例所述控制装置，可应用于具有双倍数据速率同步动态随机存储器的芯片中，如SOC芯片。

本实施例所述控制装置，至少能降低SOC芯片中DDR控制器的功耗的同时，还能降低SOC芯片外部DDR颗粒的功耗。

实施例四

图4为本发明实施例提供的控制装置的结构示意图二，如图4所示，所述装置包括：

获取单元41，用于获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

第一控制单元42，用于基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

在一可选实施方式中，所述第一控制单元42，还用于：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在一可选实施方式中，所述第一控制单元42，还用于：

基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

在一具体实施方式中，所述第一控制单元42，具体用于：

比较所述单位时间读出的数据量，与预设阈值的关系；

若所述单位时间读出的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在另一具体实施方式中，所述第一控制单元42，具体用于：

比较所述单位时间写入的数据量，与预设阈值的关系；

若所述单位时间写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

在又一具体实施方式中，所述第一控制单元42，具体用于：

比较所述单位时间读出的数据量与写入的数据量之和，与预设阈值的关系；

若所述单位时间读出的数据量与写入的数据量之和大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出的数据量与写入的数据量之和小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

当然，根据所比较的数据量的种类不同，所述第一预设阈值、所述第二预设阈值均可以进行适应性的变化。例如，比较单位时间读出的数据量与写入的数据量之和，与第一预设阈值、第二预设阈值的大小时，此境况下，相对于仅比较单位时间读出的数据量或单位时间写入的数据量而言，前者所对应的第一预设阈值、第二预设阈值均较大；后者所对应的第一预设阈值、第二预设阈值相对于前者而言较小。

在一可选实施方式中，所述控制装置还包括：

确定单元43，用于基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

在一可选实施方式中，所述控制装置还包括：

第二控制单元44，用于控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

在一可选实施方式中，所述控制装置还包括：

判断单元45，用于判断读出和写入的各数据之间是否具有独立性；

处理单元46，用于如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

在一可选实施方式中，所述处理单元46，还用于：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

本领域技术人员应当理解，本发明实施例的控制装置中各处理模块的功能，可参照前述控制方法的相关描述而理解，本发明实施例的控制装置中各处理模块，可通过实现本发明实施例所述的功能的模拟电路而实现，也可以通过执行本发明实施例所述的功能的软件在电子设备上的运行而实现。

其中，所述获取单元41、第一控制单元42、确定单元43、第二控制单元44、判断单元45、处理单元46，在实际应用中，均可由控制装置中的CPU、MCU、DSP或PLC等实现。

本实施例所述控制装置，可应用于具有双倍数据速率同步动态随机存储器的芯片中，如SOC芯片。

本实施例所述控制装置，至少能降低SOC芯片中DDR控制器的功耗的同时，还能降低SOC芯片外部DDR颗粒的功耗。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本发明各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本发明各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种控制方法，应用于双倍速率同步动态随机存储器；其特征在于，所述方法包括：

获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

2.根据权利要求1所述的方法，其特征在于，所述基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍数据速率控制器的频率，包括：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

3.根据权利要求2所述的方法，其特征在于，所述方法还包括：

基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：

基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

5.根据权利要求4所述的方法，其特征在于，所述基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率，包括：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

6.根据权利要求2所述的方法，其特征在于，若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率，还包括：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

7.根据权利要求6所述的方法，其特征在于，所述关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口时，所述方法还包括：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。

8.一种控制装置，应用于双倍数据速率同步动态随机存储器；其特征在于，所述装置包括：

传感器，用于获取所述双倍速率同步动态随机存储器中单位时间读出和写入的数据量；

处理器，用于基于所述单位时间读出和写入的数据量调整所述双倍速率同步动态随机存储器中双倍速率同步动态随机存储控制器的频率。

9.根据权利要求8所述的装置，其特征在于，所述处理器，还用于：

比较所述单位时间读出和写入的数据量，与预设阈值的关系；

若所述单位时间读出和写入的数据量大于或等于第一预设阈值，则调大所述双倍速率同步动态随机存储控制器的频率；

若所述单位时间读出和写入的数据量小于或等于第二预设阈值，则调小所述双倍速率同步动态随机存储控制器的频率；

其中，所述第二预设阈值小于或等于所述第一预设阈值。

10.根据权利要求9所述的装置，其特征在于，所述处理器，还用于：

基于双倍速率同步动态随机存储控制器的频率和双倍速率同步动态随机存储控制器的数据宽度确定所述第一预设阈值以及所述第二预设阈值。

11.根据权利要求8所述的装置，其特征在于，所述处理器，还用于：

基于调整后的双倍速率同步动态随机存储控制器的频率，与双倍速率同步动态随机存储颗粒的频率的关系，确定双倍速率同步动态随机存储颗粒的频率。

12.根据权利要求11所述的装置，其特征在于，所述处理器，还用于：

控制双倍速率同步动态随机存储颗粒的频率跟随双倍速率同步动态随机存储控制器的频率的变化而调整。

13.根据权利要求9所述的装置，其特征在于，所述处理器，还用于：

判断读出和写入的各数据之间是否具有独立性；

如果是，关闭双倍速率同步动态随机存储控制器中的一个或多个处于空闲状态的高速接口PHY；其中，每个高速接口连接一个双倍速率同步动态随机存储颗粒。

14.根据权利要求13所述的装置，其特征在于，所述处理器，还用于：

关闭与所述一个或多个处于空闲状态的高速接口连接的双倍速率同步动态随机存储颗粒。