CN107807903A - 一种ddr系统频率动态调节方法及装置 - Google Patents

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Abstract

本发明公开了一种DDR系统频率动态调节方法及装置，应用于嵌入式的操作系统中，属于DDR频率处理技术领域，包括以下步骤：步骤S1、判断所述操作系统访问的是DDR存储器内程序区间或数据区间，并输出判断结果；步骤S2、根据所述判断结果调节所述DDR接口的工作频率。上述技术方案的有益效果是：在操作系统访问DDR存储器的程序区间和数据区间时DDR接口采用不同的工作频率，在保证嵌入式系统具有较高的运行速度的情况下，提高系统的稳定性，避免出现系统死机。

Description

一种DDR系统频率动态调节方法及装置
技术领域
本发明涉及DDR频率处理技术领域，尤其涉及一种应用于嵌入式系统的DDR系统频率动态调节方法及装置。
背景技术
DDR SDRAM(双倍速同步动态随机存储器，简称DDR)是SOC(System On Chip，片上系统芯片)芯片的重要外设，普遍应用于嵌入式系统中。其中，SOC系统中包括DDR控制器、DDR接口，和DDR存储器组成DDR系统，DDR接口和DDR存储器之间存在数据通道、时钟通道和命令通道等。SOC系统通过DDR接口以一定频率访问DDR存储器，以在DDR存储器读写数据(包括系统程序代码和音频、视频等数据)。
随着，人们对嵌入式系统的运行速度的要求越来越高，导致DDR系统的工作频率越来越高，在SOC系统从DDR存储器中载入系统程序代码时，DDR系统的工作频率越高，在系统程序代码进入的过程中，容易导致程序代码错误，进行导致嵌入式系统死机的问题。
发明内容
根据现有技术中存在的上述问题，现提供一种DDR系统频率动态调节方法及装置，旨在解决现有技术中，DDR系统的工作频率越高，在系统程序代码进入的过程中，容易导致程序代码错误，进行导致嵌入式系统死机的问题。本发明采用如下技术方案：
一种DDR系统频率动态调节方法，应用于嵌入式的操作系统中，包括以下步骤：
步骤S1、判断所述操作系统访问的是DDR存储器内程序区间或数据区间，并输出判断结果；
步骤S2、根据所述判断结果调节所述DDR接口的工作频率。
较佳的，上述DDR系统频率动态调节方法中，所述步骤S2中，于所述判断结果为所述操作系统访问所述程序区间时，将所述DDR接口的工作频率调节至第一频率；以及
于所述判断结果为所述操作系统访问所述数据区间时，将所述DDR接口的工作频率调节至第二频率。
较佳的，上述DDR系统频率动态调节方法中，所述第一频率为500～799MHz。
较佳的，上述DDR系统频率动态调节方法中，所述第二频率为800～1200MHz。
一种DDR系统频率动态调节装置，应用于嵌入式的操作系统中，其特征在于，包括：
判断模块，用于判断所述操作系统访问的是DDR存储器的程序区间或数据区间，并输出判断结果；
控制模块，连接所述检测模块，用于根据所述检测结果产生频率调节指令；
频率调节模块，连接所述控制模块，用于根据频率调节指令将所述DDR接口的工作频率调节至相应的目标频率。
较佳的，上述DDR系统频率动态调节装置中，所述控制模块包括：
存储单元，用于存储所述操作系统访问所述程序区间和所述数据区间时所述DDR接口分别对应的所述目标频率；
匹配单元，连接所述存储单元，用于根据所述判断结果匹配出相应的所述目标频率；
指令生成单元，连接所述匹配单元，用于根据所述匹配单元匹配的所述目标频率生成所述频率调节指令。
较佳的，上述DDR系统频率动态调节装置中，其特征在于，所述目标频率包括：
第一频率，为所述操作系统访问所述程度区间时所述DDR接口的工作频率；
第二频率，为所述操作系统访问所述数据区间时的所述DDR接口的工作频率。
较佳的，上述DDR系统频率动态调节装置中，所述第一频率为500～799MHz。
较佳的，上述DDR系统频率动态调节装置中，所述第二频率为800～1200MHz。
上述技术方案的有益效果是：在操作系统访问DDR存储器的程序区间和数据区间时DDR接口采用不同的频率，在保证嵌入式系统具有较高的运行速度的情况下，提高系统的稳定性，避免出现系统死机。
附图说明
图1是本发明的较佳的实施例中，一种DDR系统频率动态调节方法的流程图；
图2和图3是本发明的较佳的实施例中，一种DDR系统频率动态调节装置的结构配图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
DDR存储器(DDR SDRAM)是SOC芯片的重要外设，普遍应用于嵌入式系统中。其中，SOC芯片中包括DDR控制器、DDR接口，DDR控制器、DDR接口与DDR存储器组成DDR系统，DDR接口和DDR存储器之间存在数据通道、时钟通道和命令通道等。SOC芯片通过DDR接口以一定频率访问DDR存储器，以在DDR存储器读写数据(包括系统程序代码和音频、视频等数据)。为保证嵌入式系统具有较高的运行速度的情况下，提高系统的稳定性，避免出现系统死机，本发明的较佳的实施例中，如图1所示，提供一种DDR系统频率动态调节方法，应用于嵌入式的操作系统中，包括以下步骤：
步骤S1、判断操作系统访问的是DDR存储器内程序区间或数据区间，并输出判断结果；
步骤S2、根据判断结果调节DDR接口的工作频率。
本发明的较佳的实施例中，步骤S2中，于判断结果为操作访问程序区间时，将DDR接口的工作频率调节至第一频率；以及
于判断结果为操作系统访问数据区间时，将DDR接口的工作频率调节至第二频率。
本发明的较佳的实施例中，第一频率为500～799MHz。
本发明的较佳的实施例中，第二频率为800～1200MHz。
本实施例中，在嵌入式系统中，DDR存储器的存储内容有两大类：
数据，包括音频，视频等等数据。这部分经常占DDR存储器的容量的90％以上，并且对DDR系统的频率要求很高，800MHz～1.2GHz才能满足要求。并且数据出错，一般只会带来闪屏或者马赛克的问题，瞬间就会恢复，对突发性的短时间出错大都可以接收，因此为保证嵌入式系统具有较高的运行速度，需要DDR接口以尽可能大的频率去访问数据区间。
系统程序代码，代码数据量小，会先存储在DDR存储器中，然后分阶段的载入到SOC芯片的内部缓存中运行，一般只占DDR存储器容量的5％～10％，对DDR系统的频率要求不是很高，一般500MHz～799MHz完全满足要求。但是SOC芯片在从DDR存储器内载入系统程序代码时，如果操作系统访问程序区间的频率过大，可能会导致程序代码出错，会带来死机的问题。
因此，本实施例中，根据操作系统产生的用于访问DDR存储器的访问指令，判断操作系统需要访问的数据类型为程序数据(对应程序区间)或非程序数据(对应数据区间)，在操作系统访问数据区间和访问程序区间时DDR接口采用不同的工作频率(在操作系统访问数据区间时DDR接口使用较高的工作频率，访问程序区间时DDR接口使用较低的工作频率)，在保证嵌入式系统具有较高的运行速度的情况下，提高系统的稳定性，避免出现系统死机。
本发明的另一个较佳的实施例中，如图2和图3所示，提供一种DDR系统频率动态调节装置，应用于嵌入式的操作系统中，包括：
判断模块1，用于判断操作系统访问的是DDR存储器的程序区间或数据区间，并输出判断结果；
控制模块2，连接检测模块1，用于根据检测结果产生频率调节指令；
频率调节模块3，连接控制模块2，用于根据频率调节指令将DDR接口的工作频率调节至相应的目标频率。
本发明的较佳的实施例中，如图3所示，控制模块2包括：
存储单元21，用于存储操作系统访问程序区间和数据区间时DDR接口分别对应的目标频率；
匹配单元22，连接存储单元21，用于根据判断结果匹配出相应的目标频率；
指令生成单元23，连接匹配单元22，用于根据匹配单元22匹配的目标频率生成频率调节指令。
本发明的较佳的实施例中，目标频率包括：
第一频率，为操作系统访问程度区间时DDR接口的工作频率；
第二频率，为操作系统访问数据区间时的DDR接口的工作频率。
本发明的较佳的实施例中，第一频率为500～799MHz。
本发明的较佳的实施例中，第二频率为800～1200MHz。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种DDR系统频率动态调节方法，应用于嵌入式的操作系统中，其特征在于，包括以下步骤：
步骤S1、判断所述操作系统访问的是DDR存储器内程序区间或数据区间，并输出判断结果；
步骤S2、根据所述判断结果调节所述DDR接口的工作频率。
2.如权利要求1所述的DDR系统频率动态调节方法，其特征在于，所述步骤S2中，于所述判断结果为所述操作系统访问所述程序区间时，将所述DDR接口的工作频率调节至第一频率；以及
于所述判断结果为所述操作系统访问所述数据区间时，将所述DDR接口的工作频率调节至第二频率。
3.如权利要求2所述的DDR系统频率动态调节方法，其特征在于，所述第一频率为500～799MHz。
4.如权利要求2所述的DDR系统频率动态调节方法，其特征在于，所述第二频率为800～1200MHz。
5.一种DDR系统频率动态调节装置，应用于嵌入式的操作系统中，其特征在于，包括：
判断模块，用于判断所述操作系统访问的是DDR存储器的程序区间或数据区间，并输出判断结果；
控制模块，连接所述检测模块，用于根据所述检测结果产生频率调节指令；
频率调节模块，连接所述控制模块，用于根据频率调节指令将所述DDR接口的工作频率调节至相应的目标频率。
6.如权利要求5所述的DDR系统频率动态调节装置，其特征在于，所述控制模块包括：
存储单元，用于存储所述操作系统访问所述程序区间和所述数据区间时所述DDR接口分别对应的所述目标频率；
匹配单元，连接所述存储单元，用于根据所述判断结果匹配出相应的所述目标频率；
指令生成单元，连接所述匹配单元，用于根据所述匹配单元匹配的所述目标频率生成所述频率调节指令。
7.如权利要求6所述的DDR系统频率动态调节装置，其特征在于，所述目标频率包括：
第一频率，为所述操作系统访问所述程度区间时所述DDR接口的工作频率；
第二频率，为所述操作系统访问所述数据区间时的所述DDR接口的工作频率。
8.如权利要求7所述的DDR系统频率动态调节装置，其特征在于，所述第一频率为500～799MHz。
9.如权利要求7所述的DDR系统频率动态调节装置，其特征在于，所述第二频率为800～1200MHz。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114512159A (zh) * 2020-11-16 2022-05-17 珠海全志科技股份有限公司 Ddr频率的切换方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298440A (zh) * 2010-06-23 2011-12-28 英特尔公司 经由动态存储器操作状态的存储器功率管理
CN102566655A (zh) * 2010-12-14 2012-07-11 联芯科技有限公司 片外存储器的总线动态调频方法及其系统
US20140089699A1 (en) * 2012-09-27 2014-03-27 Advanced Micro Devices Power management system and method for a processor
CN104636267A (zh) * 2013-11-11 2015-05-20 群联电子股份有限公司 存储器控制方法、存储器存储装置与存储器控制电路单元
CN104699214A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 动态电压频率调整装置及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298440A (zh) * 2010-06-23 2011-12-28 英特尔公司 经由动态存储器操作状态的存储器功率管理
CN102566655A (zh) * 2010-12-14 2012-07-11 联芯科技有限公司 片外存储器的总线动态调频方法及其系统
US20140089699A1 (en) * 2012-09-27 2014-03-27 Advanced Micro Devices Power management system and method for a processor
CN104636267A (zh) * 2013-11-11 2015-05-20 群联电子股份有限公司 存储器控制方法、存储器存储装置与存储器控制电路单元
CN104699214A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 动态电压频率调整装置及方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114512159A (zh) * 2020-11-16 2022-05-17 珠海全志科技股份有限公司 Ddr频率的切换方法及装置

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