JPS6022432Y2 - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS6022432Y2 JPS6022432Y2 JP6063583U JP6063583U JPS6022432Y2 JP S6022432 Y2 JPS6022432 Y2 JP S6022432Y2 JP 6063583 U JP6063583 U JP 6063583U JP 6063583 U JP6063583 U JP 6063583U JP S6022432 Y2 JPS6022432 Y2 JP S6022432Y2
- Authority
- JP
- Japan
- Prior art keywords
- divisor
- zero
- display device
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Digital Computer Display Output (AREA)
Description
【考案の詳細な説明】
技術分野
この考案は除数ゼロエラー表示装置を備えた電子計算機
器等の電子機器に関するものである。
器等の電子機器に関するものである。
従来技術
たとえば電子式卓上計算機等において、除算を行なう場
合、その除数がゼロであると演算が不能となる。
合、その除数がゼロであると演算が不能となる。
この除数がゼロであることをチェックするために従来は
割算ルーチンに特別に除数がゼロであるか否かを判定す
る１ステツプを設け、この判定結果によりエラー表示を
するようになっている。
割算ルーチンに特別に除数がゼロであるか否かを判定す
る１ステツプを設け、この判定結果によりエラー表示を
するようになっている。
このため、演算回路中に除数がゼロであることを検出す
る特別の回路が必要であった。
る特別の回路が必要であった。
考案の目的
この考案は割算実行中にＲＯＭカウンタから出力される
信号により駆動される除数ゼロエラー表示装置を備える
ことによって、極めて簡単かつ安価に除数のゼロエラー
を表示できるようにした電子機器を提供することを目的
とする。
信号により駆動される除数ゼロエラー表示装置を備える
ことによって、極めて簡単かつ安価に除数のゼロエラー
を表示できるようにした電子機器を提供することを目的
とする。
実施例
以下この考案の一実施例を図面とともに説明する。
第１図において、１点鎖線で囲まれた範囲は従来公知の
電子式卓上計算機のブロック回路図であり、１はキー人
力信号を受けるバッファで、その出力データは加減算器
、小数点制御回路、判断回路などを含む演算ユニット２
に印加される。
電子式卓上計算機のブロック回路図であり、１はキー人
力信号を受けるバッファで、その出力データは加減算器
、小数点制御回路、判断回路などを含む演算ユニット２
に印加される。
３はＲＯＭカウンタ、４は計算順序発生回路としてのＲ
ＯＭ、５はワードセレクションレジスタ、６は置数や演
算結果を記憶するＸ、Ｙ、Ｚレジスタを含むＲＡＭ、
７はディジットセレクションレジスタ、８はディスプレ
ーロジックである。
ＯＭ、５はワードセレクションレジスタ、６は置数や演
算結果を記憶するＸ、Ｙ、Ｚレジスタを含むＲＡＭ、
７はディジットセレクションレジスタ、８はディスプレ
ーロジックである。
このような回路は従来公知であるので、その説明は省略
する。
する。
ＲＯＭカウンタ３からの決定命令をＲＯＭに伝送する複
数の出力端子３ａ１，３ａ２．・・・３ａｎ（ただし図
では便宜上一本の出力線で示しである。
数の出力端子３ａ１，３ａ２．・・・３ａｎ（ただし図
では便宜上一本の出力線で示しである。
）の出力信号はオアゲート１０を介してさらにオアゲー
ト１１に印加されている。
ト１１に印加されている。
ＲＯＭカウンタ３は演算終了にともないリセットされ、
出力端子３ａの出力は°“０９？となるが、もし演算中
であれば、いずれかの出力端子に信号を生じている。
出力端子３ａの出力は°“０９？となるが、もし演算中
であれば、いずれかの出力端子に信号を生じている。
オアゲート１１には置数や演算結果のオーバーフロー信
号やメモリーエラー信号を記憶するフリップフロップ１
２の出力信号が印加されるようになっているとともに、
このオアゲート１１の出力は当該計算機のエラー表示装
置１３を駆動するようになっている。
号やメモリーエラー信号を記憶するフリップフロップ１
２の出力信号が印加されるようになっているとともに、
このオアゲート１１の出力は当該計算機のエラー表示装
置１３を駆動するようになっている。
エラー表示装置１３はパイロツトランプや発光ダイオー
ド等の点灯により、便宜な記号や文字を表示するように
なっているものである。
ド等の点灯により、便宜な記号や文字を表示するように
なっているものである。
第１図の一点鎖線で示す回路においては、割算ルーチン
は第２図に示すごときフロートチャートにしたがって、
演算が行なわれる。
は第２図に示すごときフロートチャートにしたがって、
演算が行なわれる。
このフローチャートにおいて、カウンタＣは表示用レジ
スタＸを何回シフトしたかを記憶するものである。
スタＸを何回シフトしたかを記憶するものである。
また割算実行時には除数はＹレジスタに、被除数は最初
Ｘレジスタに記憶されるものとし、図中Ｘ。
Ｘレジスタに記憶されるものとし、図中Ｘ。
Ｙ、 Ｚは各レジスタＸ、Ｙ、Ｚの記憶内容を示すもの
とする。
とする。
いま除数がゼロでない正常な割算を実行する場合には、
割算の商の整数部が求められるとカラン◇ りＣの内容Ｃａはゼロとなり、Ｈｘ３い のＮＯ５に進む。
割算の商の整数部が求められるとカラン◇ りＣの内容Ｃａはゼロとなり、Ｈｘ３い のＮＯ５に進む。
次に判定回 のＹＥＳに進み、５によりカウ
ンタＣには少数 点以下の桁数が記憶される。
ンタＣには少数 点以下の桁数が記憶される。
そしてカウンタＣがゼ用こなるまで、小数点以下の商が
求められ、Ｃｘ＝Ｑとなると判定回路◇のＮＯに進みさ
らに◇のＮＯに進み割り算を終了す る。
求められ、Ｃｘ＝Ｑとなると判定回路◇のＮＯに進みさ
らに◇のＮＯに進み割り算を終了す る。
このような正常な割算においては、第２図のフローは普
通０．５秒位の間で完了する。
通０．５秒位の間で完了する。
したがってたとえＲＯＭカウンタ３の出力端子３ａ１，
３ａ２゜・・・３ａｎのいずれかに、上記演算中に出力
信号が生じ、この信号がエラー表示装置１３に印加され
ても、エラー表示装置１３の発光はごく短時間で、人の
目にはエラー表示は認識されない。
３ａ２゜・・・３ａｎのいずれかに、上記演算中に出力
信号が生じ、この信号がエラー表示装置１３に印加され
ても、エラー表示装置１３の発光はごく短時間で、人の
目にはエラー表示は認識されない。
いま除数がゼロの割り算を実行すると、第２図のフロー
−′ いて、ｚ＝ｙ＝ｏとなり、判定回路 −は
ＹＥＳに進み、図にイ。
−′ いて、ｚ＝ｙ＝ｏとなり、判定回路 −は
ＹＥＳに進み、図にイ。
ロ、へに−ロー り返し、演算が長時間続行され、Ｒ
ＯＭカウンタ３の出力端子３ａ□、３褐、・・・３ａｎ
のいずれかには継続的な信号が生じる。
ＯＭカウンタ３の出力端子３ａ□、３褐、・・・３ａｎ
のいずれかには継続的な信号が生じる。
この信号はオアゲート１０．１１を介して表示装置１３
に印加され、表示装置１３は定常的に点灯し、除数がゼ
ロであることのエラー表示が認識される。
に印加され、表示装置１３は定常的に点灯し、除数がゼ
ロであることのエラー表示が認識される。
なおこの考案においては、エラー表示装置１３を駆動す
る信号は、第１図の実施例に限られず、演算が続行して
いるかぎり出力を生じているようになっているどのよう
な回路から得てもよいものである。
る信号は、第１図の実施例に限られず、演算が続行して
いるかぎり出力を生じているようになっているどのよう
な回路から得てもよいものである。
効果
以上の如く、本考案の電子機器は、演算実行中に、計算
順序発生回路用ＲＯＭ４に決定命令を伝送するためのＲ
ＯＭカウンタ３から出力される出力信号にもとづいて駆
動される除数ゼロエラー表示装置１３を備えたので、除
数ゼロの検出回路や判定ルーチンを設けることなく極め
て容易に除数のゼロエラー表示を行なうことが出来る。
順序発生回路用ＲＯＭ４に決定命令を伝送するためのＲ
ＯＭカウンタ３から出力される出力信号にもとづいて駆
動される除数ゼロエラー表示装置１３を備えたので、除
数ゼロの検出回路や判定ルーチンを設けることなく極め
て容易に除数のゼロエラー表示を行なうことが出来る。
第１図はこの考案に係る電子機器の回路構成図、第２図
は第１図の回路において割算を行なうときのフローチャ
ートである。 ３・・・・・・ＲＯＭカウンタ、１０．１１・・・・・
・オアゲート、１３・・・・・・エラー表示装置。
は第１図の回路において割算を行なうときのフローチャ
ートである。 ３・・・・・・ＲＯＭカウンタ、１０．１１・・・・・
・オアゲート、１３・・・・・・エラー表示装置。
Claims (1)
- 割算実行中に、計算順序発生回路用ＲＯＭ４に決定命令
を伝送するためのＲＯＭカウンタ３から出力される出力
信号にもとづいて駆動される除数ゼロエラー表示装置１
３を備えたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063583U JPS6022432Y2 (ja) | 1983-04-21 | 1983-04-21 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063583U JPS6022432Y2 (ja) | 1983-04-21 | 1983-04-21 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594056U JPS594056U (ja) | 1984-01-11 |
| JPS6022432Y2 true JPS6022432Y2 (ja) | 1985-07-03 |
Family
ID=30190870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063583U Expired JPS6022432Y2 (ja) | 1983-04-21 | 1983-04-21 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022432Y2 (ja) |
-
1983
- 1983-04-21 JP JP6063583U patent/JPS6022432Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594056U (ja) | 1984-01-11 |
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