JPS6021654A - バツフアメモリ - Google Patents

バツフアメモリ

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Publication number
JPS6021654A
JPS6021654A JP58129316A JP12931683A JPS6021654A JP S6021654 A JPS6021654 A JP S6021654A JP 58129316 A JP58129316 A JP 58129316A JP 12931683 A JP12931683 A JP 12931683A JP S6021654 A JPS6021654 A JP S6021654A
Authority
JP
Japan
Prior art keywords
data
read
counter
memory
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58129316A
Other languages
English (en)
Inventor
Toshiaki Atsumi
厚海 俊明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58129316A priority Critical patent/JPS6021654A/ja
Publication of JPS6021654A publication Critical patent/JPS6021654A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/54Store-and-forward switching systems 
    • H04L12/56Packet switching systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パケット中継交換機等のパケット通信装置に
おいて、その処理データ(例えばパケット)を一旦蓄積
したのちに送出するためのバッファメモリに関するもの
である。
〔発明の背景〕
ランダムアクセスメモリをバックアメモリとして使用し
た従来のパケット通信装置は、−例として、データの送
受信をする都度に、その処理装置が上記バッファメモリ
中のデータ(例えばパケット)数を計数・表示するため
のカウンタの増減を行なっているので、処理装置の負荷
が大きく、パケット通信装置全体の処理能方向上を妨げ
る一因となっている。
〔発明の目的〕
本発明の目的は、上記した従来技術の欠点をなくし、パ
ケット通信装置のバッファメモリ中のデータ数の計数・
表示に関して、その処理装置の負荷を軽減するとともに
、アドレス設定時間を不要としてバッファメモリに対す
る高速メモリアクセスを可能とするバッファメモリを提
供することにある。
〔発明の概要〕
本発明に係るバッファメモリの構成は、パケット通信装
置の処理装置の制御によってデータのライト・リードが
行われるバッファメモリにおいて、データを指定位置に
格納するメモリマトリックスと、処理装置からのライト
開始信号によってクリアされたのち同ライト要求信号に
よって上記データを格納すべき指定位置を設定し、また
、処理装置からのリード開始信号によってクリアされた
のち、特にライト状態からリード状態への遷位のときは
、更に、その内容をリードすべきデータ数として送出し
たのち、処理装置からのリード要求信号によってリード
すべきデータの格納位置を設定するアドレスカウンタと
、上記アドレスカウンタから送出されるリートスヘキデ
ータ数を蓄積するアドレスレジスタと、上記アドレスカ
ウンタの内容と上記アドレスレジスタの内容どを照合・
比較し、前者が後者よりも大となったときに処理装置に
対してリード完了信号を送出する照合回路とからなるよ
うにしたものである。
〔発明の実施例〕
以下、本発明の実施例を図に基づいて説明する。
図は、本発明に係るバッファメモリの一実施例のブロッ
ク図である。
ここで、1はメモリマトリックス、2はアドレスカウン
タ、3はアドレスレジスタ、4は照合回路、5は信号ゲ
ート回路、6はデータバスである。
まず、ライト開始信号WSTが入力されるとアドレスカ
ウンタ2がクリアされる。続いてライト要求信号WQが
到来すると、アドレスカウンタ2で示されるメモリマト
リックス1の格納位置にデータバス6上のデータが取り
込まれ、アドレスカランp2が歩進する。
アドレスカウンタ2は、その歩進を完了するまでの間、
メモリイネーブル信号MEを送出してアクセスを拒否す
る。
以後、ライト要求の都度に上記動作を繰り返す0 次に、リード開始信号R8Tが入力されるとアドレスカ
ウンタ2は、それがライト状態からリード状態への遷移
の場合は、その内容(カウント値)をアドレスレジスタ
3に転送したのちそのカウント値をクリアする。リード
状態における再度のリード開始信号のR8Tの場合は、
アドレスレジスタ6の設定を行なわない。
以後、リード要求信号RQがあると、アドレスカウンタ
2によって示されるメモリマトリックス1内のデータを
データバス6に取り出し、アドレスカウンタ2f:歩進
する。
さらに、リード要求信号RQがあった場合、アドレスカ
ウンタ2の値がアドレスレジスタ3の値より大きいとき
は、照合回路4がリード完了信号RFf;I:送出する
なお、メモリマトリックス1.信号ゲート回路5は、所
定のチップセレクト信号csによって動作を行いうるよ
うになっている。
このように、バッファメモリ内にデータカウンタ(アド
レスカウンタ2)をもたせることにより、一般にパケッ
ト通信装置で必要なパケットの組立・分解の際のカウン
ト処理は、処理装置の負荷とは関係がなくなり、その分
だけ処理装置の負荷が軽減され(約1o%)、例えば、
収容端末数の増加彦ど処理能力の向上が得られる。
また、それに伴なってアドレスレジスタ3もバッファメ
モリ内おくことができるようになりその設定は上記アド
レスカウンタ2の出力で行われるので、処理装置からア
ドレス設定をする必要がなく、その設定時間をなくして
高速メモリアクセスも可能となる。
〔発明の効果〕
以上、詳細に説明したように、本発明にょれば、パケッ
ト通信装置の処理装置の負荷を軽減するとともに、バッ
ファメモリに対する高速メモリアクセスの実現ができる
ので、パケット通信装置の処理能力の向上に顕著な効果
が得られる。
【図面の簡単な説明】
図は、本発明に係るバッファメモリの一実施例のブロッ
ク図である。 1・・・メモリマトリックス 2・・・アドレスカウンタ 3・・・アドレスレジスタ 4・・照合回路 5・・信号ゲート回路 6・・・データバス

Claims (1)

    【特許請求の範囲】
  1. 1、パケット通信装置の処理装置の制御によってデータ
    のライト・リードが行われるバッファメモリにおいて、
    データを指定位置に格納するメモリマトリックスと、処
    理装置からのライト開始信号によってクリアされたのち
    同ライト要求信号によって上記データを格納すべき指定
    位置を設定し、また、処理装置からのリード開始信号に
    よってクリアされたのち特にライト状態からリード状態
    への遷位のときは、更に、その内容をリードすべきデー
    タ数として送出したのち、処理装置からのリード要求信
    号によってリードすべきデータの格納位置を設定するア
    ドレスカウンタと、上記アドレスカウンタから送出され
    るリードすべきデータ数を蓄積するアドレスレジスタと
    、上記アドレスカウンタの内容と上記アドレスレジスタ
    の内容とを照合・比較し、前者が後者゛よりも大となっ
    たときに処理装置に対してリード完了信号を送出する照
    合回路とから構成したことを特徴とするバッファメモリ
JP58129316A 1983-07-18 1983-07-18 バツフアメモリ Pending JPS6021654A (ja)

Priority Applications (1)

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JP58129316A JPS6021654A (ja) 1983-07-18 1983-07-18 バツフアメモリ

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JP58129316A JPS6021654A (ja) 1983-07-18 1983-07-18 バツフアメモリ

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Publication Number Publication Date
JPS6021654A true JPS6021654A (ja) 1985-02-04

Family

ID=15006557

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Application Number Title Priority Date Filing Date
JP58129316A Pending JPS6021654A (ja) 1983-07-18 1983-07-18 バツフアメモリ

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JP (1) JPS6021654A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5836292A (en) * 1995-12-14 1998-11-17 Toyota Jidosha Kabushiki Kaisha Heater controller for an air-fuel ratio sensor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5836292A (en) * 1995-12-14 1998-11-17 Toyota Jidosha Kabushiki Kaisha Heater controller for an air-fuel ratio sensor

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