JPS6393057A - キヤツシユ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータシステム等に使用されるキャ
ッシュメモリ記憶装置に関するものである。

〔従来の技術〕

第３図は例えば、日経エレクトロニクス、腐３８６　　
Ｐ２Ｏ４〜２０５　（１９８６年１月１３日　日経マグ
ロウヒル社発行）Ｋ示されたメモリシステムの構成図で
ある。一般に高速のプロセッサを低速の主メモリから切
ｈａすために小容量の高速ローカルバッファを用いるこ
とがよくある。このバッファすなわちキャッシュは主メ
モリ内の最も高頻度に使うデータ、あるいは最後に使っ
たデータを格納しておくメモリで、図において、１はプ
ロセッサ、２はキャッシュメモリ３のビット判定、ブロ
ック転送等を制御するキャッシュコントローラで、該キ
ャッシュメモリ３に対しキャッシュコントロール信号１
２を出力する。また、５は主メモリ、６はプロセッサア
ドレス信号９とブロック転送アドレス信号１０とを切替
え、システムアドレス信号１１を出力するセレクタ、７
はシステムバス、８はデータ信号である。また、第４図
（ａ）はプロセッサメモリリード動作におけるキャツシ
ュヒツト時のデータの流れを示す説明用図、第４図（ｂ
）はミス時のデータの流れを示す図である。

次に動作について説明する。まず、プロセッサ１はリー
ド動作時にプロセッサアドレス信号９を出力する。キャ
ッシュコントローラ２Ｈ前＆のプロセッサアドレス信号
９によシキャッシュのヒツト判定を行い、ヒツト（アク
セスがキャッシュだけで完了し、主記憶へのアクセスが
不要の場合）すればキャッシュコントロール信号１２に
よりキヤツシユメモリ３内の該当データをデータ信号８
として出力させる。プロセッサ１は前記データ信号８を
受は取シ、リードサイクルが完了する。第４図（ａ）は
この動作におけるデータの流れを示している。まず、キ
ャッシュミスでるる場合、すなわちキャッシュメモリ３
内に該当データが存在しない場合にはヒツト率を向上す
ることを目的とし、キャッシュコントローラ２は該当デ
ータを含むデータ群を主メモリ５からキャッシュメモリ
３ヘブロツク転送する。すなわち、キャッシュコントロ
ーラ２は主メモリ５に対してセレクタ６を介してブロッ
ク転送アドレス１０を出力し、キャッシュのラインサイ
ズに相当するバイト数のデータブロックを主メモリ５か
らキャッシュメモリ３へ転送する。プロセッサ１は、前
記ブロック転送完了後にキャッシュメモリ３よシ該当デ
ータを取シ込む。

第４図（ｂ）はこの動作におけるデータの流れを示して
いる。すなわち、ブロック転送中はキャッシュメそり３
がライト動作にあるためプロセッサ１はブロック転送完
了まで次のリードサイクルを開始することはできない。

〔発明が解決しようとする問題点〕

従来のキャッシュ記憶装置は以上のように構成されてい
るので、キャッシュミス時に要求データを含む固定バイ
ト数のデータブロックを主メモリからキャッシュメモリ
にロードするためには該データブロック中に、以後のリ
ードサイクルにおいてもアクセスされない不必要なデー
タが含まれていることが当然存在し、ヒツト率（キャッ
シュ内で完了したアクセス数を総アクセス数で割った値
）の低下をまねく等の問題点があった。また、ブロック
転送完了までプロセッサは次のリードサイクルを開始で
きないので高速動作に逆行する等の問題点があった。

この発明は上記のような問題点を解消するためＫなされ
たもので、データブロック転送時にデータブロック中に
存在する不必要なデータがキャッシュメモリに同時にロ
ードされるキャッシュミスを防止できるとともに、デー
タブロック転送中にプロセッサが次のリードサイクルを
開始できるようにしたキャッシュ記憶装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係るキャッシュ記憶装置は、主メモリから転
送される、ブロック転送データを一旦主メモリ外に格納
する際、小容量で高速アクセス可能なブロックバッファ
メモリを設けるとともに、キャッシュメモリと該ブロッ
クバッファメモリとのデータ信号をＯＮ１０　Ｆ　Ｆす
るためのデータラインバッファを設けるようにしたもの
でらる。

〔作　用〕

この発明におけるキャッシュ記憶装置のブロックバッフ
ァメモリは、キャッシュミス時に主メモリからブロック
転送されるデータを一旦格納し、以後、プロセッサがア
クセスしたデータのみをキャッシュメモリヘロードする
もので、キャッシュメモリに不必要なデータがロードさ
れないように作用する。また、データブロック転送は、
前記ブロックバッファメモリに対して行われるため、デ
ータラインバッファをオフすることによシプロセッサは
ブロック転送時にキャッシュメモリをアクセスすること
が可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、４はプロツクパツファメモリであシ、ｌ
ブロックのデータを格納する高速メモリである。該ブロ
ックバッファメモリ４はキャッシュコントローラ２によ
シ、フロックバッファメモリコントロール信号１３を介
して制御される。１４はデータラインバッファでらυ、
プロセッサ１およびキャッシュメモリ３とブロックバッ
ファメモリ４のデータ信号８を分離、接続する。

第２図（ａ）はプロセッサリード動作におけるキャツシ
ュヒツト時のデータの流れを示し、第２図（ｂＪはブロ
ック転送時のデータの流れを、また第２図（Ｃ）はブロ
ックバッファメモリ４中のデータがヒツトした場合のデ
ータの流れを示している。

次に動作について説明する。まず、キャッシュミス時の
データブロック転送は、主メモリ５からシステムパス７
を介しブロックバッファメモリ４に対して行なわれる。

すなわち、プロセッサ１は、データブロック転送中に要
求データがデータ信号８上に出力されるとこれを取シ込
み、リードサイクルを完了する。しかし、この要求デー
タはキャッシュメモリ３にも同時に格納される。第２図
（ｂ）はこの時のデータの流れを示している。リードサ
イクル完了後、プロセッサ１はブロック転送の完了を待
たずに、次のリードデータのグロセツサア）”ｖス信号
９を出力ｆる。キャッシュコントローラ２はキャツシュ
ヒツトを検出すると直ちにデータラインバッファ１４ヲ
ＯＦＦ　Ｌ、キャッシュメモリ３の該当データをプロセ
ッサ１に対し出力し、プロセッサ１はこれを受は取る。

この時のデータの流れを第２図（ａ）に示す。この時点
ではブロック転送は完了していなくてもよい。キャッシ
ュミス時にキャッシュコントローラ３は、すでに継続中
のブロック転送の完了を待って、プロセッサ１が要求す
るデータがブロックバッファメモリ４内に存在するかど
うかをチェックする。該当データが存在すれば、これを
プロセッサ１に対して出力すると共にキャッシュメモリ
３に格納する。存在しなければブロック転送を開始する
。第２図（Ｃ）はブロックバッファメモリ４内のデータ
がヒツトした場合のデータの流れを示している。

なお、上記実施例では、ブロックバッファメモリの容量
を１ブロツクサイズとしたが、複数のブロックを格納で
きるように構成してもよい。

〔発明の効果〕

以上のように、この発明によれば、小容量のブロックバ
ッファメモリをキャッシュメモリとは別に設けることに
より不必要なデータがキャッシュに格納されることを防
止するように回路構成したので、キャッシュメモリのヒ
ツト率が向上する。

また、データ信号を０Ｎ１０ＦＦするデータラインバッ
ファを設けたのでブロック転送中にプロセッサがキャッ
シュメモリをアクセスでき、プロセッサのスピードが大
巾に向上する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるキャッシュ記憶装置
を示すブロック図、第２図（ａ）　、　（ｂ）　、　（
Ｃ）はこの装置におけるデータの流れを示す図、第３図
は従来のキャッシュ記憶装置を示すブロック図、第４図
（ａ）　、　（ｂ）は従来装置におけるデータの流れを
示す図である。 図において、１はプロセッサ、３はキャッシュメモリ、
４はブロックバックアメモリ、５は主メモリ、８はデー
タ信号、１４はデータラインバッファである。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 ８：　７１９４号 １４−ザニクラインＪ＜、７フ７ 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）プロセツサから出力されるリード信号によりキヤ
   ツシユメモリ内のデータをデータ信号として受けとり、
   かつ該キヤツシユメモリ内に該当データが存在しない時
   にはデータ群を主メモリからキヤツシユメモリにブロツ
   ク転送するキヤツシユ記憶装置において、前記キヤツシ
   ユメモリへのキヤツシユミス時に前記主メモリからのブ
   ロツク転送データを格納するバツフアメモリのデータ信
   号のうち、前記プロセツサがアクセスしたデータ信号の
   みを前記ブロツクバツフアメモリから該キヤツシユメモ
   リにロードするようにしたことを特徴とするキヤツシユ
   記憶装置。
2. （２）前記プロセツサ及びキヤツシユメモリのデータラ
   インと、前記ブロツクバツフアメモリ及び主メモリのデ
   ータラインとを分離、接続するデータラインバツフアと
   を備えたことを特徴とする特許請求の範囲第１項記載の
   キヤツシユ記憶装置。