JPS60214064A - サブチヤネルアドレス変換回路 - Google Patents
サブチヤネルアドレス変換回路Info
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- JPS60214064A JPS60214064A JP7036484A JP7036484A JPS60214064A JP S60214064 A JPS60214064 A JP S60214064A JP 7036484 A JP7036484 A JP 7036484A JP 7036484 A JP7036484 A JP 7036484A JP S60214064 A JPS60214064 A JP S60214064A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は、主記憶装置上に設けられているサブチャネル
の論理アドレスを、同じ主記憶装置上に設けられている
「物理アドレス−論理アドレス変換テーブル」をアクセ
スすることなく、検索することのできるザブチャネルア
ドレス変換回路に関する。
の論理アドレスを、同じ主記憶装置上に設けられている
「物理アドレス−論理アドレス変換テーブル」をアクセ
スすることなく、検索することのできるザブチャネルア
ドレス変換回路に関する。
（ｂ） 技術の背景
従来、データ処理装置の各チャネル対応に設けられてい
るサブチャネルは、チャネルの内部制御情報を一時蓄積
するテーブルの１つであり、各チャネル内部のローカル
ストレージ（ＣＬＳ） 、又は主記憶装置（ＭＳ）上の
一部に設けられていて、そのエントリーデータはチャネ
ル番号と、該チャネルの入出力インタフェース上の入出
力装置（以下ＩＯＤという）番号との組み合わせによっ
て構成される物理入出力装置アドレス（以下ＰＩＯＡと
いう）４なっていた。
るサブチャネルは、チャネルの内部制御情報を一時蓄積
するテーブルの１つであり、各チャネル内部のローカル
ストレージ（ＣＬＳ） 、又は主記憶装置（ＭＳ）上の
一部に設けられていて、そのエントリーデータはチャネ
ル番号と、該チャネルの入出力インタフェース上の入出
力装置（以下ＩＯＤという）番号との組み合わせによっ
て構成される物理入出力装置アドレス（以下ＰＩＯＡと
いう）４なっていた。
一般に、チャネル内部での、各入出力装置の制御は、総
て上記ＰＩＯＡによっている為、サブチャネルをアクセ
スする為のメモリアドレスの生成は、簡単なシフト操作
や、マージ操作により実行されていた。
て上記ＰＩＯＡによっている為、サブチャネルをアクセ
スする為のメモリアドレスの生成は、簡単なシフト操作
や、マージ操作により実行されていた。
然して、近年、拡張アーキテクチャと呼ばれる技術が一
般化されてきたが、その中では、チャネルと中央処理装
置との機能分担が大きく変わってきて、これ迄オペレイ
ティングシステム（Ｏ８）の機能であったもの（例えば
、入出力動作の為のルート選択、入出力処理キューへの
登録等）が、チャネル側に移されてきた。
般化されてきたが、その中では、チャネルと中央処理装
置との機能分担が大きく変わってきて、これ迄オペレイ
ティングシステム（Ｏ８）の機能であったもの（例えば
、入出力動作の為のルート選択、入出力処理キューへの
登録等）が、チャネル側に移されてきた。
その為、上記サブチャネルの位置付けも、従来のような
チャネル対応でなく、ＩＯＤと１対１に対応するテーブ
ルとなり、複数の中央処理装置、チャネルで共有するも
のとなってきた。即ち、１つのＩＯＣに着目した時、そ
の入出力動作は従来のようにチャネルが固定されること
なく、任意のチャネルで実行されるようになってきた。
チャネル対応でなく、ＩＯＤと１対１に対応するテーブ
ルとなり、複数の中央処理装置、チャネルで共有するも
のとなってきた。即ち、１つのＩＯＣに着目した時、そ
の入出力動作は従来のようにチャネルが固定されること
なく、任意のチャネルで実行されるようになってきた。
その為、従来のＰＩＯＡに代わって、論理１００アドレ
ス（以下ＬＩＯＡという）が、該ザブチャネルをアクセ
スする為のエントリー情報となってきた。
ス（以下ＬＩＯＡという）が、該ザブチャネルをアクセ
スする為のエントリー情報となってきた。
又、該サブチャネルの物理的な位置は、上記の性格上、
主記憶装置、或いはそれと同等の、各アクセス源からア
クセス可能な所に置かれるようになってきた。
主記憶装置、或いはそれと同等の、各アクセス源からア
クセス可能な所に置かれるようになってきた。
該サブチャネルをアクセスする為のエントリーアドレス
は、上記ＬＩＯＡから簡単に作成できるように割り付け
ことは容易である。例えば、当該サブチャネルのスター
ト番地と、各サブチャネル当たりの容量が決まると、簡
単な演算でサブチャネルアドレスを生成することができ
る。
は、上記ＬＩＯＡから簡単に作成できるように割り付け
ことは容易である。例えば、当該サブチャネルのスター
ト番地と、各サブチャネル当たりの容量が決まると、簡
単な演算でサブチャネルアドレスを生成することができ
る。
従って、チャネルがこのサブチャネルをアクセスする場
合、中央処理装置からの起動の時等、ＬＩＯＡが分かっ
ている時は、上記のように簡単にできるが、１００から
の起動の場合は、ＰＩＯＡ Ｌか分からないので、その
侭ではサブチャネルをアクセスすることができない。
合、中央処理装置からの起動の時等、ＬＩＯＡが分かっ
ている時は、上記のように簡単にできるが、１００から
の起動の場合は、ＰＩＯＡ Ｌか分からないので、その
侭ではサブチャネルをアクセスすることができない。
その為、ＰＩＯＡからＬＩＯＡ、又はＰＩＯ＾からサブ
チャネルアドレスへの変換が必要であり、この操作はＰ
ＩＯＡをエントリーとして、ＬＩＯＡ、又はサブチャネ
ルアドレスを内容とする変換テーブルを検索することに
より実現される。
チャネルアドレスへの変換が必要であり、この操作はＰ
ＩＯＡをエントリーとして、ＬＩＯＡ、又はサブチャネ
ルアドレスを内容とする変換テーブルを検索することに
より実現される。
この変換テーブルは、前述のようにエントリーが各チャ
ネル個別となる（即ち、各チャネルに接続されている１
００６からの起動によってエントリーされる）為、個々
のチャネル内部に持つことができるが、実際はチャネル
内の上記ローカルストレージの容量制限、経済性等の問
題により主記憶装置（ＭＳ）上に置くのが一般的である
。
ネル個別となる（即ち、各チャネルに接続されている１
００６からの起動によってエントリーされる）為、個々
のチャネル内部に持つことができるが、実際はチャネル
内の上記ローカルストレージの容量制限、経済性等の問
題により主記憶装置（ＭＳ）上に置くのが一般的である
。
この場合、問題となるのが、主記憶装置をアクセスする
のに時間がかかることと、特に集中制御型のチャネルの
場合、該アドレス変換の為にかかるオーバヘッドや、主
記憶装置をアクセスするボートの占有等、集中制御され
ているチャネル群全体への影響が大きい。更に、バイト
マルチプレクサチャネル（ＭＸＣ）の場合には、１バイ
トのデータ転送毎に、上記アドレス変換が必要となり、
当該チャネルに対するインパクトが大きい問題があり、
効果的なサブチャネルアドレス変換回路が待たれていた
。
のに時間がかかることと、特に集中制御型のチャネルの
場合、該アドレス変換の為にかかるオーバヘッドや、主
記憶装置をアクセスするボートの占有等、集中制御され
ているチャネル群全体への影響が大きい。更に、バイト
マルチプレクサチャネル（ＭＸＣ）の場合には、１バイ
トのデータ転送毎に、上記アドレス変換が必要となり、
当該チャネルに対するインパクトが大きい問題があり、
効果的なサブチャネルアドレス変換回路が待たれていた
。
（Ｃ１従来技術と問題点
第１図は従来方式によって、サブチャネルをアクセスす
る方法を模式的に示した図であり、■は主記憶装置３上
に設けられているサブチャネル（ＳＢＣＨ）、 ２は前
述の変換テーブルで、通常１００番号（ＩＯＤＡ）は連
続番号であるので、前記のＰＩＯＡから生成されるアド
レスで直接検索できる構成となっている。３は上記主記
憶装置（ＭＳ）、 ４はチャネル。
る方法を模式的に示した図であり、■は主記憶装置３上
に設けられているサブチャネル（ＳＢＣＨ）、 ２は前
述の変換テーブルで、通常１００番号（ＩＯＤＡ）は連
続番号であるので、前記のＰＩＯＡから生成されるアド
レスで直接検索できる構成となっている。３は上記主記
憶装置（ＭＳ）、 ４はチャネル。
又はチャネル群（ＣＩ＋）、 ５は中央処理装置（ＣＰ
Ｕ） 。
Ｕ） 。
６は入出力装置（ＩＯＤ）である。
今、チャネル（ＣＩ＋） ４に対してＩＯＤ ６から入
出力処理の起動■がかかると、ＩＯＤ ６よりチャネル
（Ｃ１（） ４に対してＩＯＤ番号（ＩＯＤＡ）が送出
される。
出力処理の起動■がかかると、ＩＯＤ ６よりチャネル
（Ｃ１（） ４に対してＩＯＤ番号（ＩＯＤＡ）が送出
される。
チャネル（ＣＨ） ４においては、先ず該ＩＯＤ番号（
ＩＯＤＡ）より、前記ＰＩＯＡ Ｃチャネル番号＋ＩＯ
Ｄ番号（ＩＯＤＡ） ）を生成し、該ＰＩＯＡから主記
憶装置（ＭＳ） ３上にある変換テーブル２のアドレス
を作成して、該変換テーブル２をアクセスする。（■参
照）このテーブルアクセス動作■により、主記憶袋Ｎ（
ＭＳ） ３より、ＬＩＯＡを得ることができる。（■参
照） チャネル（ＣＨ） ４においては、該ＬＩＯＡより、サ
ブチャネルアドレスを生成して、再度主記憶装置（ＭＳ
） ４をアクセスして、始めてサブチャネル（ＳＢＣｌ
ｌ）■の内容を読み取ることができる。
ＩＯＤＡ）より、前記ＰＩＯＡ Ｃチャネル番号＋ＩＯ
Ｄ番号（ＩＯＤＡ） ）を生成し、該ＰＩＯＡから主記
憶装置（ＭＳ） ３上にある変換テーブル２のアドレス
を作成して、該変換テーブル２をアクセスする。（■参
照）このテーブルアクセス動作■により、主記憶袋Ｎ（
ＭＳ） ３より、ＬＩＯＡを得ることができる。（■参
照） チャネル（ＣＨ） ４においては、該ＬＩＯＡより、サ
ブチャネルアドレスを生成して、再度主記憶装置（ＭＳ
） ４をアクセスして、始めてサブチャネル（ＳＢＣｌ
ｌ）■の内容を読み取ることができる。
このように、従来方式においては、ＩＯＤ ６からのコ
マンドチェイン要求、マルチプレクザチャネル（ＭＸＣ
）のデータ転送要求、１００６からのデバイスエンド報
告等の入出力処理に伴うサブチャネルアクセスの度に、
上記主記憶装置（ＭＳ） ３上の変換テーブル２をアク
セスする変換動作が必要となり、チャネル（ＣＩ） ４
におけるオーバヘッドが大きくなる問題があった。
マンドチェイン要求、マルチプレクザチャネル（ＭＸＣ
）のデータ転送要求、１００６からのデバイスエンド報
告等の入出力処理に伴うサブチャネルアクセスの度に、
上記主記憶装置（ＭＳ） ３上の変換テーブル２をアク
セスする変換動作が必要となり、チャネル（ＣＩ） ４
におけるオーバヘッドが大きくなる問題があった。
ｆｄ） 発明の目的
本発明は上記従来の欠点に鑑み、チャネル（ＣＩりに対
して、ＩＯＤから起動があった時の、上記サブチャネル
アドレス変換処理に伴う時間的、制御上のオーバヘッド
を削減する方法を提供することを目的とするものである
。
して、ＩＯＤから起動があった時の、上記サブチャネル
アドレス変換処理に伴う時間的、制御上のオーバヘッド
を削減する方法を提供することを目的とするものである
。
ｆｅ） 発明の構成
そしてこの目的は、本発明によれば、主記憶装置上にサ
ブチャネルを有し、上記主記憶装置上に設けられている
「物理アドレス−論理アドルス変換テーブル」により該
サブチャネルの論理アドルスを検索して、当該サブチャ
ネルをアクセスするように構成されたデータ処理装置に
おいて、各チャネル毎、又はチャネル処理装置内に設け
られている。ローカルメモリ上、又はレジスタによって
上記変換テーブルの一部の変換対を保持する手段を設け
、該チャネルが入出力装置から起動された時、主記憶装
置上の上記変換テーブルをアクセスすることなく、上記
変換対をアクセスすることにより、上記サブチャネルの
論理アドレスを検索して、直接サブチャネルをアクセス
できる方法を提供することによって達成され、中央処理
装置（ＣＰＵ）からチャネル（ＣＨ）が起動された時に
、上記変換対を登録するように構成することにより、以
後の入出力装置からのサブチャネルアクセスは、チャネ
ル（ＣＨ）内の上記変換対をアクセスするだけで、ＬＩ
ＯＡを得ることができ、サブチャネルアドレス変換の高
速化が図れる利点がある。
ブチャネルを有し、上記主記憶装置上に設けられている
「物理アドレス−論理アドルス変換テーブル」により該
サブチャネルの論理アドルスを検索して、当該サブチャ
ネルをアクセスするように構成されたデータ処理装置に
おいて、各チャネル毎、又はチャネル処理装置内に設け
られている。ローカルメモリ上、又はレジスタによって
上記変換テーブルの一部の変換対を保持する手段を設け
、該チャネルが入出力装置から起動された時、主記憶装
置上の上記変換テーブルをアクセスすることなく、上記
変換対をアクセスすることにより、上記サブチャネルの
論理アドレスを検索して、直接サブチャネルをアクセス
できる方法を提供することによって達成され、中央処理
装置（ＣＰＵ）からチャネル（ＣＨ）が起動された時に
、上記変換対を登録するように構成することにより、以
後の入出力装置からのサブチャネルアクセスは、チャネ
ル（ＣＨ）内の上記変換対をアクセスするだけで、ＬＩ
ＯＡを得ることができ、サブチャネルアドレス変換の高
速化が図れる利点がある。
（ｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第２図が本発明の一実施例を模式的に示したもので、１
〜６は第１図で説明したものと同じものであり、７が本
発明を実施するのに必要な変換対で、主記憶装置（ＭＳ
） ３上に設けられているサブチャネル（ＳＢＣＨ）
１の内、現在使用されているサブチャネルに対する「物
理アドレス−論理アドレス対応データ」が登録されてい
る。
〜６は第１図で説明したものと同じものであり、７が本
発明を実施するのに必要な変換対で、主記憶装置（ＭＳ
） ３上に設けられているサブチャネル（ＳＢＣＨ）
１の内、現在使用されているサブチャネルに対する「物
理アドレス−論理アドレス対応データ」が登録されてい
る。
今、中央処理装置（ＣＰＵ） ５からチャネル（ＣＩ＋
） ４が起動され、ＩＯＤ ６との間で入出力動作が行
われる時、ＰＩＯＡ −ＬＩＯＡの対を作ることができ
る （具体的には、ＬＩＯＡからサブチャネルを見て、
該ザブチャネルに対応するＰＩＯＡを知る）ので、当該
変換対データを、チャネル（ＣＨ） ４の、例えばロー
カルストレージ（ＣＬＳ）上に「変換対」７として登録
しておくことにより、以後のＩＯＤ ６からの起動■に
より、サブチャネル（ＳＢＣＨ） １をアクセスする時
は、チャネル（ＣＨ） ４内の上記変換対７をアクセス
して、直ぐＬＩＯＡを得ることができ （■参照）、該
ＬＩＯＡを用いてザブチャネル（ＳＢＣｌｌ） １を直
接アクセスできる（■参照）ので、サブチャネルアドレ
スを得る為のアドレス変換の高速化を図ることができる
。
） ４が起動され、ＩＯＤ ６との間で入出力動作が行
われる時、ＰＩＯＡ −ＬＩＯＡの対を作ることができ
る （具体的には、ＬＩＯＡからサブチャネルを見て、
該ザブチャネルに対応するＰＩＯＡを知る）ので、当該
変換対データを、チャネル（ＣＨ） ４の、例えばロー
カルストレージ（ＣＬＳ）上に「変換対」７として登録
しておくことにより、以後のＩＯＤ ６からの起動■に
より、サブチャネル（ＳＢＣＨ） １をアクセスする時
は、チャネル（ＣＨ） ４内の上記変換対７をアクセス
して、直ぐＬＩＯＡを得ることができ （■参照）、該
ＬＩＯＡを用いてザブチャネル（ＳＢＣｌｌ） １を直
接アクセスできる（■参照）ので、サブチャネルアドレ
スを得る為のアドレス変換の高速化を図ることができる
。
上記、変換対７は、前述のように１０１） ６対応に設
けられるが、１つのチャネルに接続されているＩＯＤ
６の内、同時に動作する１００６の数は余り多くないの
で、限られた容量の変換対でもヒント率を高くすること
ができる。
けられるが、１つのチャネルに接続されているＩＯＤ
６の内、同時に動作する１００６の数は余り多くないの
で、限られた容量の変換対でもヒント率を高くすること
ができる。
又、上記登録動作において、該変換対７が全部基がった
時に、どのＩＯＤ ６に対する変換対をリプレイスする
かについては、例えばサブチャネル相互間に優先順位を
設けて置き、優先順位の低いものからりブレイスする方
法等により、容易に対処できるので、本発明の主旨を妨
げる要因とはならない。
時に、どのＩＯＤ ６に対する変換対をリプレイスする
かについては、例えばサブチャネル相互間に優先順位を
設けて置き、優先順位の低いものからりブレイスする方
法等により、容易に対処できるので、本発明の主旨を妨
げる要因とはならない。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明のサブチャネルア
ドレス変換回路は、主記憶装置上にサブチャネルを有し
、上記主記憶装置上に設けられている「物理アドレス−
論理アドレス変換テーブルＪにより該サブチャネルの論
理アドレスを検索して、当該サブチャネルをアクセスす
るように構成されたデータ処理装置において、各チャネ
ル毎。
ドレス変換回路は、主記憶装置上にサブチャネルを有し
、上記主記憶装置上に設けられている「物理アドレス−
論理アドレス変換テーブルＪにより該サブチャネルの論
理アドレスを検索して、当該サブチャネルをアクセスす
るように構成されたデータ処理装置において、各チャネ
ル毎。
又はチャネル処理装置内に設けられている。ローカルメ
モリ上、又はレジスタによって、上記変換テーブルの一
部の変換対（物理アドレス−論理アドレス対応表）を保
持する手段を設け、入出力装置から起動があった時には
、上記変換対をアクセスするようにしたものであるので
、チャネルが入出力装置からの起動によりサブチャネル
をアクセスする時のサブチャネルアドレスが高速に生成
でき、チャネル内でのオーバヘッドを削減できる効果が
ある。
モリ上、又はレジスタによって、上記変換テーブルの一
部の変換対（物理アドレス−論理アドレス対応表）を保
持する手段を設け、入出力装置から起動があった時には
、上記変換対をアクセスするようにしたものであるので
、チャネルが入出力装置からの起動によりサブチャネル
をアクセスする時のサブチャネルアドレスが高速に生成
でき、チャネル内でのオーバヘッドを削減できる効果が
ある。
第１図は従来方式によってザブチャネルをアクセスする
方法を模式的に示した図、第２図は本発明の一実施例を
模式的に示した図である。 図面において、１はサブチャネル（ＳＢＣＩ＋）、 ２
は変換テーブル、３は主記憶装置（ＭＳ）、 ４はチャ
ネル（ＣＨ）、 ５は中央処理装置（ＣＰＵ）、’ ６
は入出力装置（ＩＯＤ）、 ７は変換対、■〜■はサブ
チャネルに対するアクセス動作の手順、をそれぞれ示す
。 斉 ｊ ）囚 第２図
方法を模式的に示した図、第２図は本発明の一実施例を
模式的に示した図である。 図面において、１はサブチャネル（ＳＢＣＩ＋）、 ２
は変換テーブル、３は主記憶装置（ＭＳ）、 ４はチャ
ネル（ＣＨ）、 ５は中央処理装置（ＣＰＵ）、’ ６
は入出力装置（ＩＯＤ）、 ７は変換対、■〜■はサブ
チャネルに対するアクセス動作の手順、をそれぞれ示す
。 斉 ｊ ）囚 第２図
Claims (1)
- 主記憶装置上にサブチャネルを有し、上記主記憶装置上
に設けられている「物理アドレス−論理アドレス変換テ
ーブル」により該サブチャネルの論理アドレスを検索し
て、当該サブチャネルをアクセスするように構成された
データ処理装置において、各チャネル毎、又はチャネル
処理装置内に設けられている。ローカルメモリ上、又は
レジスタによって、上記変換テーブルの一部の変換対を
保持する手段を設け、該チャネルが入出力装置から起動
された時、主記憶装置上の上記変換テーブルをアクセス
することなく、上記変換対をアクセスすることにより、
上記サブチャネルの論理アドレスを検索して、直接サブ
チャネルをアクセスできるようにしたことを特徴とする
サブチャネルアドレス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036484A JPS60214064A (ja) | 1984-04-09 | 1984-04-09 | サブチヤネルアドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036484A JPS60214064A (ja) | 1984-04-09 | 1984-04-09 | サブチヤネルアドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214064A true JPS60214064A (ja) | 1985-10-26 |
Family
ID=13429302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7036484A Pending JPS60214064A (ja) | 1984-04-09 | 1984-04-09 | サブチヤネルアドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214064A (ja) |
-
1984
- 1984-04-09 JP JP7036484A patent/JPS60214064A/ja active Pending
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