JPS60207930A - キーボード制御装置 - Google Patents
キーボード制御装置Info
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- JPS60207930A JPS60207930A JP59064891A JP6489184A JPS60207930A JP S60207930 A JPS60207930 A JP S60207930A JP 59064891 A JP59064891 A JP 59064891A JP 6489184 A JP6489184 A JP 6489184A JP S60207930 A JPS60207930 A JP S60207930A
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- flop
- keyboard
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１個の非同期通信アダゲタを用いて２個のキ
ーボードからのデータを受信できるようにしたキーボー
ド制御方式に関するものである。
ーボードからのデータを受信できるようにしたキーボー
ド制御方式に関するものである。
第１図は２台のキーボードを有する計算機システムの１
例を示すものであって、ｌはホスト計算機（本体系装置
）、２はキーボード制御部、３−１ど３−２ ｉ１キー
ボードをそれぞれ示している。
例を示すものであって、ｌはホスト計算機（本体系装置
）、２はキーボード制御部、３−１ど３−２ ｉ１キー
ボードをそれぞれ示している。
キーボード制御部２は、ホスト計算機とキーボー）”３
−１．３−２との間のデータ転送を制御するものである
。キーボード３−１は、文字や数字などを入力する通常
のキーボードであり、キーボード３−２は例えは多項目
入力装置である。キーボード制御部２とキーボード３−
１との間のデータ転送は１バイト単位の直列伝送方式で
行われる。
−１．３−２との間のデータ転送を制御するものである
。キーボード３−１は、文字や数字などを入力する通常
のキーボードであり、キーボード３−２は例えは多項目
入力装置である。キーボード制御部２とキーボード３−
１との間のデータ転送は１バイト単位の直列伝送方式で
行われる。
キーボード制御部２とキーボード３−２との間のデータ
転送も同様な形式で行われる。第２図はキーボード制御
部２とキーボード３−１，３−２との間のデータ転送を
説明するものでろって、先頭ビットがスタート・ビット
、次の８ビツトがデータ、次がパリティ・ビット、最後
がストフグ・ビットでおる。
転送も同様な形式で行われる。第２図はキーボード制御
部２とキーボード３−１，３−２との間のデータ転送を
説明するものでろって、先頭ビットがスタート・ビット
、次の８ビツトがデータ、次がパリティ・ビット、最後
がストフグ・ビットでおる。
第３図Ｆ′１ＭＸ１図のキーボード制御部の１例の詳ｎ
１１を示すものである。第３図において、４はマイクロ
プロセッサ、５はＲＡＭ、６はＲＯＭ、７はＩ１０ボー
ト、８−１と８−２は非同期通信インタフェース・アダ
プタ（以下、ＡＣｔＡという）をそれぞれ示している。
１１を示すものである。第３図において、４はマイクロ
プロセッサ、５はＲＡＭ、６はＲＯＭ、７はＩ１０ボー
ト、８−１と８−２は非同期通信インタフェース・アダ
プタ（以下、ＡＣｔＡという）をそれぞれ示している。
ＡＣｔＡ８−１はキーボード３−１と接続されており、
ＡＣｔＡ８−２はキーボード３−２に接続されている。
ＡＣｔＡ８−２はキーボード３−２に接続されている。
ｈｃｉｈはデータの直列並列変換やその他の処理を行う
ものである。
ものである。
ＲＡ Ｍ ５は通信データを一時保持するバッファや作
業領域などを有しており、ＲＯＭ６はプログラムなどを
格納する。Ｉ１０ボート７には例えはパー・コード・リ
ーダ装置やＯＣＲなどの入出力装置が接続される。ホス
ト計算機１とキーボード制御部２との間のデータ転送は
、図示しないが、インタフェース制御部およびインタフ
ェース信号線を介して行われる。
業領域などを有しており、ＲＯＭ６はプログラムなどを
格納する。Ｉ１０ボート７には例えはパー・コード・リ
ーダ装置やＯＣＲなどの入出力装置が接続される。ホス
ト計算機１とキーボード制御部２との間のデータ転送は
、図示しないが、インタフェース制御部およびインタフ
ェース信号線を介して行われる。
第１図ないし第３図で示１−ような従来のキーボード制
御方式は、２個のキーボードからのデータを受信するた
めに２個のｈｃｉｈを必要とし、ＡＣｔＡしよ比較的に
高価であるのでコスト的にアップするという欠点な有し
ている。
御方式は、２個のキーボードからのデータを受信するた
めに２個のｈｃｉｈを必要とし、ＡＣｔＡしよ比較的に
高価であるのでコスト的にアップするという欠点な有し
ている。
本発明ね１、上記の欠点を除去するものであって、１個
のＡＣｔＡを用いて２個のキーボードからのデータを受
信できるよりにしたキーボード制御一方−ｃｌ；７’／
、ｔｆ？、４＋、−ｔ−２１，’−、ｌ−＊Ｂｆｌｑ、
Ｌ−１、−ｒｙ）ｂ−〔発明の構成〕 そしてそのため、本発明のキーボード制御方式は、アド
レス・バスと、データ・バスと、上６己アドレス・バス
及びデータ・バスＫｍ続されたマイクロプロセッサと、
上記アドレス・バス及びデータ・バスに接続されたメモ
リと、上記アドレス・バス及びデータ・バスに接続され
た入出力ボートと、上記アドレス・バス及びデータ・バ
スに接続された非同期通信インタフェース・アダプタと
、第１のキーボードと、第２のキーボードと、その出力
が上記非同期通信インタフェース・アダプタに接続され
るセレクタと、上記第１のキーボードと上記セレクタの
第１の入力端子とを接続する第１のインタフェース信号
線と、上記第２のキーボードと上記セレクタの第２の入
力端子とを接続する第２のインタフェース信号線と、上
記第１のインタフェース信号線上の信号が所定の調理値
になったとぎに所定の論理値の信号を出力しその状態を
保持するＭｌのＪ−にフリップ・フロップと、上記第２
のインタフェース信号線上の信号が所定の論理値になっ
たときに所定の論理値の信号を出力しその状態を保持す
る第２のＪ−にフリップ・フロップと、第１のＪ−にク
リップ・フロッグが上記所定の論理値の信号を出力した
ときに所定の論理値の４ｇ号を出力しその状態を保持す
る第３のＪ−にクリップ・フロップと、上記第３のＪ
−にフリップ・フロップが所定の論理値を出力したとき
罠は所定の論理値の信号を出力し上記！Ｓ３のＪ−にフ
リップ・フロッグが他の論理値の信号を出力している状
態の下で上記第２のＪ−にフリップ・フロップが所定の
論理値の信号を出力したときには他の論理値の１ｄ号を
出力すると共にその状態を保持する第４のＪ−にフリッ
プ・フロッグと、該第４のＪ−にフリップ・フロップの
出力を上記セレクタの制御端子に印加するための信号線
と、上記第１および第２のＪ−にフリップ・フロップの
クリア端子を上記入出力ボートに接続する信号線と、上
記第３および第４のＪ−にフリップ・フロップのクリア
端子を上記入出力ボートに接続する４８号線と、上記第
１のＪ−にスリップ・クロックの出力を上記入出力ボー
トに伝える信号線と１上記第２のＪ−にフリップ・フロ
ッグの出力を上記入出力ボートに伝える信号線とを具備
することを特徴とするものである＠ 〔発明の実施例〕 以下１本発明を図面を参照しつつ説明する。第４図は本
発明で用いられる２個のキーボードからのデータを受信
するためのインタフェース部の１実施例を示す電気回路
図であって、９ないし１１はインバータ、１２はＡＮＤ
ゲート、１３はセレクタ、ＦＦ１ないしＦＦ４はクリッ
プ・フロッグをそれぞれ示している。
のＡＣｔＡを用いて２個のキーボードからのデータを受
信できるよりにしたキーボード制御一方−ｃｌ；７’／
、ｔｆ？、４＋、−ｔ−２１，’−、ｌ−＊Ｂｆｌｑ、
Ｌ−１、−ｒｙ）ｂ−〔発明の構成〕 そしてそのため、本発明のキーボード制御方式は、アド
レス・バスと、データ・バスと、上６己アドレス・バス
及びデータ・バスＫｍ続されたマイクロプロセッサと、
上記アドレス・バス及びデータ・バスに接続されたメモ
リと、上記アドレス・バス及びデータ・バスに接続され
た入出力ボートと、上記アドレス・バス及びデータ・バ
スに接続された非同期通信インタフェース・アダプタと
、第１のキーボードと、第２のキーボードと、その出力
が上記非同期通信インタフェース・アダプタに接続され
るセレクタと、上記第１のキーボードと上記セレクタの
第１の入力端子とを接続する第１のインタフェース信号
線と、上記第２のキーボードと上記セレクタの第２の入
力端子とを接続する第２のインタフェース信号線と、上
記第１のインタフェース信号線上の信号が所定の調理値
になったとぎに所定の論理値の信号を出力しその状態を
保持するＭｌのＪ−にフリップ・フロップと、上記第２
のインタフェース信号線上の信号が所定の論理値になっ
たときに所定の論理値の信号を出力しその状態を保持す
る第２のＪ−にフリップ・フロップと、第１のＪ−にク
リップ・フロッグが上記所定の論理値の信号を出力した
ときに所定の論理値の４ｇ号を出力しその状態を保持す
る第３のＪ−にクリップ・フロップと、上記第３のＪ
−にフリップ・フロップが所定の論理値を出力したとき
罠は所定の論理値の信号を出力し上記！Ｓ３のＪ−にフ
リップ・フロッグが他の論理値の信号を出力している状
態の下で上記第２のＪ−にフリップ・フロップが所定の
論理値の信号を出力したときには他の論理値の１ｄ号を
出力すると共にその状態を保持する第４のＪ−にフリッ
プ・フロッグと、該第４のＪ−にフリップ・フロップの
出力を上記セレクタの制御端子に印加するための信号線
と、上記第１および第２のＪ−にフリップ・フロップの
クリア端子を上記入出力ボートに接続する信号線と、上
記第３および第４のＪ−にフリップ・フロップのクリア
端子を上記入出力ボートに接続する４８号線と、上記第
１のＪ−にスリップ・クロックの出力を上記入出力ボー
トに伝える信号線と１上記第２のＪ−にフリップ・フロ
ッグの出力を上記入出力ボートに伝える信号線とを具備
することを特徴とするものである＠ 〔発明の実施例〕 以下１本発明を図面を参照しつつ説明する。第４図は本
発明で用いられる２個のキーボードからのデータを受信
するためのインタフェース部の１実施例を示す電気回路
図であって、９ないし１１はインバータ、１２はＡＮＤ
ゲート、１３はセレクタ、ＦＦ１ないしＦＦ４はクリッ
プ・フロッグをそれぞれ示している。
キーボード３−１から送られて来たデータはインバータ
９で反転され、この反転されたデータはセレクタ１３の
へ入力端子及びクリップ・フロッグＦＦのＪ入力端子に
印加される。同様に、キーボード３−２から送られて来
たデータはインバータ１０によって反転され、この反転
されたデータはセレクタ１３のＢ入力端子およびクリッ
プ・フロッグＦＦ２のＪ入力端子に入力される。クリッ
プ・フロッグＦＦＩおよびＩ” Ｆ ３のクロック入力
端子ＣＫＫは周期が数μｓのクロックＣＫＩが印加され
１フリツグ・フロッグＦＦ２およびＦＦ４（７） クロ
ック入力端子ＣＫにはクロックＣＫ１を反転したものが
印加される。クリップ・フロップＦＦ１およびＩ” Ｆ
２のクリア端子ＣＬＲには信号０ＰＯＩ’ｔＴ２が印
加され、フリップ・フロッグＦＦ３およびＦ Ｆ ４の
クリア端子ＣＬｆＬには信号０ＦＯＲＴ Ｉが印加され
る。信号０ＰＯ１ｌ’ｌｌ’ｌおよび０ＰＯＲＴ２は、
Ｉ１０ボート７（第３図参照）から出力される信号であ
る。クリップ・フロップＦ１” ｌのＱ出力はフリップ
・フロッグＦ ｌ” ３のＪ入力悼１子にＩ’ｌ＋加さ
れ、フリップ・フロップＦＦＩのＱ出力はフリップ・フ
ロップＦＦ３のに入力端子に印加される。フリップ・フ
ロッグＦＦ３のＱ出力ｔｅｌ、フリップ・フロップＩ・
” Ｆ ４の■（入力端子に印加され、クリップ・フロ
ッグＪ＝’ Ｉ” ３のＱ出力は自身のプリ七ッ） Ｑ
３千ＰＳおよびＡＮＤゲート１２の上１！Ｉ１１人力ｉ
、、１：ｕ子に印加される。フリップ・フロン１ＦＦ
２のＱ出力ｔｉＡＮＤゲート１２の下側入力端子に入力
され、ＡＮＤゲー）１２の出力はフリップ°フロップＦ
Ｆ４のＪ入力端子に印加されている。７リツグ・フロッ
グＦＦ４のＱ出力はセレクタ１３のセレクタ制御端子Ｓ
に印加されると共に自身のプリセット端子ＰＳに印加さ
れろ。また、クリップ・フロップＦＦ４のＱ出力は信号
ｔ ｉ’ｏｎ’ｒ１として、フリップ・フロッグｐ Ｆ
１のＱ出力は信号ｉＰＯ几Ｔ２として、フリップ・フ
ロッグト゛■パ２のＱ出力は信号１ｐｏｒｔＴ３として
Ｉ１０ボート７に送られる。セレクタ１３は、セレクタ
制御端子Ｓに論理「１」が印加されている場合には、Ａ
入力端子に入力されるデータを出力し、セレクタ制御端
子ＳＫ論理「０」が印加されている場合にＶ、ｔ Ｂ入
力端子に入力されるデータを出力する。
９で反転され、この反転されたデータはセレクタ１３の
へ入力端子及びクリップ・フロッグＦＦのＪ入力端子に
印加される。同様に、キーボード３−２から送られて来
たデータはインバータ１０によって反転され、この反転
されたデータはセレクタ１３のＢ入力端子およびクリッ
プ・フロッグＦＦ２のＪ入力端子に入力される。クリッ
プ・フロッグＦＦＩおよびＩ” Ｆ ３のクロック入力
端子ＣＫＫは周期が数μｓのクロックＣＫＩが印加され
１フリツグ・フロッグＦＦ２およびＦＦ４（７） クロ
ック入力端子ＣＫにはクロックＣＫ１を反転したものが
印加される。クリップ・フロップＦＦ１およびＩ” Ｆ
２のクリア端子ＣＬＲには信号０ＰＯＩ’ｔＴ２が印
加され、フリップ・フロッグＦＦ３およびＦ Ｆ ４の
クリア端子ＣＬｆＬには信号０ＦＯＲＴ Ｉが印加され
る。信号０ＰＯ１ｌ’ｌｌ’ｌおよび０ＰＯＲＴ２は、
Ｉ１０ボート７（第３図参照）から出力される信号であ
る。クリップ・フロップＦ１” ｌのＱ出力はフリップ
・フロッグＦ ｌ” ３のＪ入力悼１子にＩ’ｌ＋加さ
れ、フリップ・フロップＦＦＩのＱ出力はフリップ・フ
ロップＦＦ３のに入力端子に印加される。フリップ・フ
ロッグＦＦ３のＱ出力ｔｅｌ、フリップ・フロップＩ・
” Ｆ ４の■（入力端子に印加され、クリップ・フロ
ッグＪ＝’ Ｉ” ３のＱ出力は自身のプリ七ッ） Ｑ
３千ＰＳおよびＡＮＤゲート１２の上１！Ｉ１１人力ｉ
、、１：ｕ子に印加される。フリップ・フロン１ＦＦ
２のＱ出力ｔｉＡＮＤゲート１２の下側入力端子に入力
され、ＡＮＤゲー）１２の出力はフリップ°フロップＦ
Ｆ４のＪ入力端子に印加されている。７リツグ・フロッ
グＦＦ４のＱ出力はセレクタ１３のセレクタ制御端子Ｓ
に印加されると共に自身のプリセット端子ＰＳに印加さ
れろ。また、クリップ・フロップＦＦ４のＱ出力は信号
ｔ ｉ’ｏｎ’ｒ１として、フリップ・フロッグｐ Ｆ
１のＱ出力は信号ｉＰＯ几Ｔ２として、フリップ・フ
ロッグト゛■パ２のＱ出力は信号１ｐｏｒｔＴ３として
Ｉ１０ボート７に送られる。セレクタ１３は、セレクタ
制御端子Ｓに論理「１」が印加されている場合には、Ａ
入力端子に入力されるデータを出力し、セレクタ制御端
子ＳＫ論理「０」が印加されている場合にＶ、ｔ Ｂ入
力端子に入力されるデータを出力する。
ＡＣｔ八８へ、セレクタ１３から送られて来るデータを
受信し、１バイトのデータが組立てられると、この旨を
マイクロプロセツサ４に割込み等で通知する。ＡＣｉＡ
８としては、例えばモトローラＭＣ６８５０やインテル
８２５１Ａという品名のＬＳＩを用いることが出来る。
受信し、１バイトのデータが組立てられると、この旨を
マイクロプロセツサ４に割込み等で通知する。ＡＣｉＡ
８としては、例えばモトローラＭＣ６８５０やインテル
８２５１Ａという品名のＬＳＩを用いることが出来る。
第４図に示されるインタフエース部は箋第３図のＡｃ１
Ａ５−ｔおよび８−２の代わりに用いられる。なお、ｈ
ｃｉｈｓ−１および８−２は・ＡＣｉＡ８と同一構成を
持つ。
Ａ５−ｔおよび８−２の代わりに用いられる。なお、ｈ
ｃｉｈｓ−１および８−２は・ＡＣｉＡ８と同一構成を
持つ。
第５図は本究明のキーボード制御方式の１実施例の制御
フローを示す図で心る。
フローを示す図で心る。
■ 信号０ＰＯＲＴ １および０ＰＯＲＴ ２によって
フリップ・フロップＦＦＩないしＦ Ｆ ｌｌがクリア
される。
フリップ・フロップＦＦＩないしＦ Ｆ ｌｌがクリア
される。
（２） キーボード３−１のデータが先に来た場合にり
、そのデータのスタート・ビットがフリップ・フロッグ
ＦＦ１にラッチされ、フリップ・フロッグＦ １” ３
がオンし、そしてフリップ・フロップＦ Ｆ ４の互出
力が論理「１」に固定され、キーボード３−１からのデ
ータがセレクタ１３を介してＡＣｉＡ８に送出される。
、そのデータのスタート・ビットがフリップ・フロッグ
ＦＦ１にラッチされ、フリップ・フロッグＦ １” ３
がオンし、そしてフリップ・フロップＦ Ｆ ４の互出
力が論理「１」に固定され、キーボード３−１からのデ
ータがセレクタ１３を介してＡＣｉＡ８に送出される。
キーボード３−２からのデータが先に来た場合には、フ
リップ・フロップＦ Ｆ ４の互出力が論理「０」に固
定され、キーボード３−２からのデータがセレクタ１３
を介してＡＣｉＡ８に送出される。
リップ・フロップＦ Ｆ ４の互出力が論理「０」に固
定され、キーボード３−２からのデータがセレクタ１３
を介してＡＣｉＡ８に送出される。
リ データが１バイト揃った時点でＡＣｔＡ８の内部の
フラグがオンされ、このフラグがオンとなると、マイク
ロプロセッサ４によって、組立てられた１バイトのデー
タが取り込まれ、時間監視を開始される。
フラグがオンされ、このフラグがオンとなると、マイク
ロプロセッサ４によって、組立てられた１バイトのデー
タが取り込まれ、時間監視を開始される。
■ 信号０ＰＯＲＴ２により１フリツグ°フロツグＦＦ
ＩおよびＦＦ２がクリアされる。
ＩおよびＦＦ２がクリアされる。
■ マイクロプロセッサ（がデータを取り込んでから２
０７７Ｌ＃経過しない間に上記フラグがオンになったと
きには■が行われ、マイクロプロセッサ４がデータを取
込んでから２Ｑ ｍｙ経過しても上記フラグがオンにな
らない場合には■の処理が行われる。
０７７Ｌ＃経過しない間に上記フラグがオンになったと
きには■が行われ、マイクロプロセッサ４がデータを取
込んでから２Ｑ ｍｙ経過しても上記フラグがオンにな
らない場合には■の処理が行われる。
■ 信号ｔＰＯＲＴ１が論理「１」であるが否かを調べ
る。Ｙｅｓの場合には■の処理が行われ、Ｎ。
る。Ｙｅｓの場合には■の処理が行われ、Ｎ。
の場合には■の処理が行われる。
■ 信号ｔＰＯＲＴ２が論理「１」であるか否かが調べ
られる。ＹｅＳのときは■の処理が行われ、ＮＯのとき
は■の処理が行われる。
られる。ＹｅＳのときは■の処理が行われ、ＮＯのとき
は■の処理が行われる。
■ 信号１ＰＯＲＴ３が論理「ｌ」でちるか否かが調べ
られる。Ｙｅｓのときは■の処理が行われ、Ｎｏのとき
は０の処理が行われる。
られる。Ｙｅｓのときは■の処理が行われ、Ｎｏのとき
は０の処理が行われる。
■ 信号１ｐｏｒｔｒ３が論理「ｌ」であるか否かが調
べられる。ＹｅＳのときは■の処理が行われ、ＮＯのと
きは［相］の処理が行われる。
べられる。ＹｅＳのときは■の処理が行われ、ＮＯのと
きは［相］の処理が行われる。
■ 信号１ＰＯＲＴ２が論理「１」であるか否かが調べ
られる。ＹｅＳのときは■の処理が行われ、ＮＯのとき
は（りの処理が行われる。
られる。ＹｅＳのときは■の処理が行われ、ＮＯのとき
は（りの処理が行われる。
０ （！号０ＰＯＲＴ １によってフリップ・フロップ
ＦＦ３およびＦＦ４がクリアされる。
ＦＦ３およびＦＦ４がクリアされる。
＠ 信号１ＰＯＲＴ２が論理「１」でおるか否かが調べ
られる。ＹｅＳのときには０の処理が行われ、Ｎｏのと
きにはセレクタ切替動作終了となる。
られる。ＹｅＳのときには０の処理が行われ、Ｎｏのと
きにはセレクタ切替動作終了となる。
０ 信号ＬＰＯＲＴ３が論理「１」であるか否かが調べ
られろ。Ｙｅｓのときには＠の処理が行われ、ＮＯ〕と
きはセレクタ切切替動作子となる。
られろ。Ｙｅｓのときには＠の処理が行われ、ＮＯ〕と
きはセレクタ切切替動作子となる。
＠ 信号０ＰＯＩＩＴＩおよび０ＰＯＲＴ ２によって
フリップ・フロッグＦＦＩないしＦＦ４がクリアされる
。
フリップ・フロッグＦＦＩないしＦＦ４がクリアされる
。
に） ＡＣｔＡ８のクリアが行われる。
９ψ ２Ｑ ｒｎｚウェイトしてから■の処理が行われ
る。
る。
上記■のデータ取り込み処理並びに■ないし［相］の処
理は、全てマイクロプロセッサ４の制御の下で実行され
る。■ないし０の処理が行われることにより、データ転
送途中でセレクタ１３が切り替えられることがなくなり
、この結果スタート・ビットからストップ・ビットまで
のデータが完全な形でＡＣｉＡ８に入力されるので、Ａ
ＣｔＡ８で組立てられるデータは常に正しいものとなる
。
理は、全てマイクロプロセッサ４の制御の下で実行され
る。■ないし０の処理が行われることにより、データ転
送途中でセレクタ１３が切り替えられることがなくなり
、この結果スタート・ビットからストップ・ビットまで
のデータが完全な形でＡＣｉＡ８に入力されるので、Ａ
ＣｔＡ８で組立てられるデータは常に正しいものとなる
。
以上の説明から明らかなように、本発明のキーボード制
御方式は、スペース的には従来と同程度であるが、１個
のＡＣｔＡによって２個のキーボードからのデータを受
信できるので、従来方式に比べ大幅にコストを削減する
ことが出来る。
御方式は、スペース的には従来と同程度であるが、１個
のＡＣｔＡによって２個のキーボードからのデータを受
信できるので、従来方式に比べ大幅にコストを削減する
ことが出来る。
第１図は２台のキーボードを有する計算機システムの１
例を示す図、第２図はキーボード制御部とキーボードと
の間のデータ転送を説明する図、第３図は第１図のキー
ボード制御部の１例の詳細を示す図、第４図は本発明で
用いられる２個のキーボードからのデータを受信するだ
めのインタフェース部の１実施例を示す電気回路図、第
５図は本発明のキーボード制御方式の１実施例の制御フ
ローを示す図である。 ｌ・・・ホスト計算機、２・・・キーボード制御部、３
−１と３−２・・・キーボード、４・・・マイクロプロ
セッサ、５・・・ＲＡＭ、６・・・ＲＯＭ、７・・・Ｉ
１０ボート、８と８−１と８−２・・・非同期通信イン
タフェース・アダプタ、９ないし１１・・・インバータ
、 １２・・・ＡＮＤゲート、１３・・・セレクタ％Ｆ
ＦｌないしＦＦ４・・・フリップ・フロッグ。 特許出願人 ユーザツク電子工業株式会社代理人弁理士
京 谷 四 部 ７１１￥１ １２隠
例を示す図、第２図はキーボード制御部とキーボードと
の間のデータ転送を説明する図、第３図は第１図のキー
ボード制御部の１例の詳細を示す図、第４図は本発明で
用いられる２個のキーボードからのデータを受信するだ
めのインタフェース部の１実施例を示す電気回路図、第
５図は本発明のキーボード制御方式の１実施例の制御フ
ローを示す図である。 ｌ・・・ホスト計算機、２・・・キーボード制御部、３
−１と３−２・・・キーボード、４・・・マイクロプロ
セッサ、５・・・ＲＡＭ、６・・・ＲＯＭ、７・・・Ｉ
１０ボート、８と８−１と８−２・・・非同期通信イン
タフェース・アダプタ、９ないし１１・・・インバータ
、 １２・・・ＡＮＤゲート、１３・・・セレクタ％Ｆ
ＦｌないしＦＦ４・・・フリップ・フロッグ。 特許出願人 ユーザツク電子工業株式会社代理人弁理士
京 谷 四 部 ７１１￥１ １２隠
Claims (1)
- アドレス・バスと、データ・バスと、上記アドレス・バ
ス及びデータ・バスに接続されたマイクロプロセッサと
、上記アドレス・バス及びデータ・バスに接続されたメ
モリと１上記アドレス・ノ（ス及びデータ・バスに接続
された入出力ボートと１上記アドレス・バス及びデータ
・）（スに接続された非同期通信インタフェース・アダ
プタと、第１のキーボードと、第２のキーボードと、そ
の出力が上記非同期通信インタフェース・アダプタに接
続されるセレクタと、上記第１のキーボードと上記セレ
クタの第１の入力端子とを接続する第１のインタフェー
ス信号線と、上記第２のキーボードと上記セレクタの第
２の入力端子とを接続する第２のインタフェース信号線
と、上記第１のインクフェース信号線上の信号が所定の
論理値になったときに所定の論理値の信号を出力しその
状態を保持する第１のＪ−にフリップ・フロップと、上
記１１２のインタフェース信号線上の信号が所定の論理
値になったとぎに所定の論理値の（ｇ号を出力しその状
態を保持する第２のＪ−にクリップ・７０ツグと、第１
のフリップパフロップが上記所定の論理値の信号を出力
したときに所定の論理値の４ｆＮ号を出力しその状態を
保持する第３のＪ−にクリップ・フロップと、上記第３
のＪ−にフリップ・フロッグが所定の論理値を出力した
ときには所定の論理値の信号を出力し上記第３のＪ−に
クリップ・フロップが他の論理値の信号を出力している
状態の下で上記第２のＪ−にフリップ・フロップが所定
の論理値の信号を出力したときには他の論理値の信号を
出力すると共にその状態を保持する第４のＪ−にクリッ
プ・フロッグと、該第４のＪ−にフリップ・フロップの
出力を上記セレクタの制御端子に印加するだめの信号線
と、上６己第１および第２のＪ−にクリップ・フロップ
のクリア端子を上記入出力ボートに接続する信号線と、
上記第３および第４のＪ−にフリップ・フロップのクリ
ア端子を上記入出力ボートに接続する（８号線と１上記
第１のＪ−にフリップ・フロップの出力を上記入出力ボ
ートに伝える信号線と、上記第２のＪ−にフリップ・フ
ロップの出力を上記入出力ボートに伝える信号線とを具
備することを特徴とするキーボード制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064891A JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064891A JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207930A true JPS60207930A (ja) | 1985-10-19 |
| JPH057734B2 JPH057734B2 (ja) | 1993-01-29 |
Family
ID=13271156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064891A Granted JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207930A (ja) |
-
1984
- 1984-03-31 JP JP59064891A patent/JPS60207930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057734B2 (ja) | 1993-01-29 |
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