JPH057734B2 - - Google Patents
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- JPH057734B2 JPH057734B2 JP59064891A JP6489184A JPH057734B2 JP H057734 B2 JPH057734 B2 JP H057734B2 JP 59064891 A JP59064891 A JP 59064891A JP 6489184 A JP6489184 A JP 6489184A JP H057734 B2 JPH057734 B2 JP H057734B2
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- flop
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- 238000004891 communication Methods 0.000 claims description 12
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１個の非同期通信アダプタを用いて
２個のキーボードからのデータを受信できるよう
にしたキーボード制御装置に関するものである。
２個のキーボードからのデータを受信できるよう
にしたキーボード制御装置に関するものである。
第１図は２台のキーボードを有する計算機シス
テムの１例を示すものであつて、１はホスト計算
機（本体系装置）、２はキーボード制御部、３−
１と３−２はキーボードをそれぞれ示している。
キーボード制御部２は、ホスト計算機とキーボー
ド３−１，３−２との間のデータ転送を制御する
ものである。キーボード３−１は、文字や数字な
どを入力する通常のキーボードであり、キーボー
ド３−２は例えば多項目入力装置である。キーボ
ード制御部２とキーボード３−１との間のデータ
転送は１バイト単位の直列伝送方式で行われる。
キーボード制御部２とキーボード３−２との間の
データ転送も同様な形式で行われる。第２図はキ
ーボード制御部２とキーボード３−１，３−２と
の間のデータ転送を説明するものであつて、先頭
ビツトがスタート・ビツト、次の８ビツトがデー
タ、次がパリテイ・ビツト、最後がストツプ・ビ
ツトである。
テムの１例を示すものであつて、１はホスト計算
機（本体系装置）、２はキーボード制御部、３−
１と３−２はキーボードをそれぞれ示している。
キーボード制御部２は、ホスト計算機とキーボー
ド３−１，３−２との間のデータ転送を制御する
ものである。キーボード３−１は、文字や数字な
どを入力する通常のキーボードであり、キーボー
ド３−２は例えば多項目入力装置である。キーボ
ード制御部２とキーボード３−１との間のデータ
転送は１バイト単位の直列伝送方式で行われる。
キーボード制御部２とキーボード３−２との間の
データ転送も同様な形式で行われる。第２図はキ
ーボード制御部２とキーボード３−１，３−２と
の間のデータ転送を説明するものであつて、先頭
ビツトがスタート・ビツト、次の８ビツトがデー
タ、次がパリテイ・ビツト、最後がストツプ・ビ
ツトである。
第３図は第１図のキーボード制御部の１例の詳
細を示すものである。第３図において、４はマイ
クロプロセツサ、５はRAM、６はROM、７は
Ｉ／Ｏポート、８−１と８−２は非同期通信イン
タフエース・アダプタ（以下、ACiAという）を
それぞれ示している。ACiA８−１はキーボード
３−１と接続されており、ACiA８−２はキーボ
ード３−２に接続されている。ACiAはデータの
直列並列変換やその他の処理を行うものである。
RAM５は通信データを一時保持するバツフアや
作業領域などを有しており、ROM６はプログラ
ムなどを格納する。Ｉ／Ｏポート７には例えばバ
ー・コード・リーダ装置やOCRなどの入出力装
置が接続される。ホスト計算機１とキーボード制
御部２との間のデータ転送は、図示しないが、イ
ンターフエース制御部およびインタフエース信号
線を介して行われる。
細を示すものである。第３図において、４はマイ
クロプロセツサ、５はRAM、６はROM、７は
Ｉ／Ｏポート、８−１と８−２は非同期通信イン
タフエース・アダプタ（以下、ACiAという）を
それぞれ示している。ACiA８−１はキーボード
３−１と接続されており、ACiA８−２はキーボ
ード３−２に接続されている。ACiAはデータの
直列並列変換やその他の処理を行うものである。
RAM５は通信データを一時保持するバツフアや
作業領域などを有しており、ROM６はプログラ
ムなどを格納する。Ｉ／Ｏポート７には例えばバ
ー・コード・リーダ装置やOCRなどの入出力装
置が接続される。ホスト計算機１とキーボード制
御部２との間のデータ転送は、図示しないが、イ
ンターフエース制御部およびインタフエース信号
線を介して行われる。
第１図ないし第３図で示すような従来キーボー
ド制御方式は、２個のキーボードからのデータを
受信するために２個のACiAを必要とし、ACiA
は比較的に高価であるのでコスト的にアツプする
という欠点を有している。
ド制御方式は、２個のキーボードからのデータを
受信するために２個のACiAを必要とし、ACiA
は比較的に高価であるのでコスト的にアツプする
という欠点を有している。
本発明は、上記の欠点を除去するものであつ
て、１個のACiAを用いて２個のキーボードから
のデータを受信できるようにしたキーボード制御
装置を提供することを目的としている。
て、１個のACiAを用いて２個のキーボードから
のデータを受信できるようにしたキーボード制御
装置を提供することを目的としている。
そしてそのため、本発明のキーボード制御装置
は、 アドレス・バスと、 データ・バスと、 アドレス・バス及びデータ・バスに接続された
マイクロプロセツサ４と、 アドレス・バス及びデータ・バスに接続された
メモリ５，６と アドレス・バス及びデータ・バスに接続された
入出力ポート７と、 アドレス・バス及びデータ・バスに接続された
非同期通信インタフエース・アダプタ８と、 その出力が非同期通信インタフエース・アダプ
タ８に接続されたセレクタ１３と、 第１のキーボード３−１とセレクタ１３の第１
の入力端子とを接続する第１のインタフエース信
号線と、 第２のキーボード３−２とセレクタ１３の第２
の入力端子とを接続する第２のインタフエース信
号線と、 第１のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第１のＪ−Ｋ
フリツプ・フロツプFF１と、 第２のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第２のＪ−Ｋ
フリツプ・フロツプFF２と、 第１のフリツプ・フロツプFF１が１の状態に
なつたときに１の状態になり、その状態を保持す
る第３のＪ−Ｋフリツプ・フロツプFF３と、 第３のＪ−Ｋフリツプ・フロツプFF３が１の
状態になつたときには０の状態になり、第３のＪ
−Ｋフリツプ・フロツプFF３が０の状態で第２
のＪ−Ｋフリツプ・フロツプFF２が１の状態に
なつたときに１の状態になり、その状態を保持す
る第４のＪ−Ｋフリツプ・フロツプFF４と、 第４のＪ−Ｋフリツプ・フロツプFF４の出力
をセレクタ１３の制御端子に印加するための信号
線と、 第１のＪ−Ｋフリツプ・フロツプFF１および
第２のＪ−Ｋフリツプ・フロツプFF２のクリア
端子を入出力ポート７に接続する信号線と、 第３のＪ−Ｋフリツプ・フロツプFF３および
第４のＪ−Ｋフリツプ・フロツプFF４のクリア
端子を入出力ポート７に接続する信号線と、 第１のＪ−Ｋフリツプ・フロツプFF１の出力
を入出力ポート７に伝える信号線と、 第２のＪ−Ｋフリツプ・フロツプFF２の出力
を入出力ポート７に伝える信号線と を具備し、 マイクロプロセツサ７は、非同期通信インタフ
エース・アダプタ８の中に一纏まりのデータが組
立てられる度に当該一纏まりのデータを取り込
み、第１のＪ−Ｋフリツプ・フロツプFF１と第
２のＪ−Ｋフリツプ・フロツプFF２をクリアし、
その後で時間監視を開始し、所定時間の間に非同
期通信インタフエース・アダプタ８の中に一纏ま
りのデータが組立てられなかつた場合には、第１
のＪ−Ｋフリツプ・フロツプFF１と第２のＪ−
Ｋフリツプ・フロツプFF２が０状態であること
を条件として、第３のＪ−Ｋフリツプ・フロツプ
FF３と第４のＪ−Ｋフリツプ・フロツプFF４を
クリアするように構成されている ことを特徴とするものである。
は、 アドレス・バスと、 データ・バスと、 アドレス・バス及びデータ・バスに接続された
マイクロプロセツサ４と、 アドレス・バス及びデータ・バスに接続された
メモリ５，６と アドレス・バス及びデータ・バスに接続された
入出力ポート７と、 アドレス・バス及びデータ・バスに接続された
非同期通信インタフエース・アダプタ８と、 その出力が非同期通信インタフエース・アダプ
タ８に接続されたセレクタ１３と、 第１のキーボード３−１とセレクタ１３の第１
の入力端子とを接続する第１のインタフエース信
号線と、 第２のキーボード３−２とセレクタ１３の第２
の入力端子とを接続する第２のインタフエース信
号線と、 第１のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第１のＪ−Ｋ
フリツプ・フロツプFF１と、 第２のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第２のＪ−Ｋ
フリツプ・フロツプFF２と、 第１のフリツプ・フロツプFF１が１の状態に
なつたときに１の状態になり、その状態を保持す
る第３のＪ−Ｋフリツプ・フロツプFF３と、 第３のＪ−Ｋフリツプ・フロツプFF３が１の
状態になつたときには０の状態になり、第３のＪ
−Ｋフリツプ・フロツプFF３が０の状態で第２
のＪ−Ｋフリツプ・フロツプFF２が１の状態に
なつたときに１の状態になり、その状態を保持す
る第４のＪ−Ｋフリツプ・フロツプFF４と、 第４のＪ−Ｋフリツプ・フロツプFF４の出力
をセレクタ１３の制御端子に印加するための信号
線と、 第１のＪ−Ｋフリツプ・フロツプFF１および
第２のＪ−Ｋフリツプ・フロツプFF２のクリア
端子を入出力ポート７に接続する信号線と、 第３のＪ−Ｋフリツプ・フロツプFF３および
第４のＪ−Ｋフリツプ・フロツプFF４のクリア
端子を入出力ポート７に接続する信号線と、 第１のＪ−Ｋフリツプ・フロツプFF１の出力
を入出力ポート７に伝える信号線と、 第２のＪ−Ｋフリツプ・フロツプFF２の出力
を入出力ポート７に伝える信号線と を具備し、 マイクロプロセツサ７は、非同期通信インタフ
エース・アダプタ８の中に一纏まりのデータが組
立てられる度に当該一纏まりのデータを取り込
み、第１のＪ−Ｋフリツプ・フロツプFF１と第
２のＪ−Ｋフリツプ・フロツプFF２をクリアし、
その後で時間監視を開始し、所定時間の間に非同
期通信インタフエース・アダプタ８の中に一纏ま
りのデータが組立てられなかつた場合には、第１
のＪ−Ｋフリツプ・フロツプFF１と第２のＪ−
Ｋフリツプ・フロツプFF２が０状態であること
を条件として、第３のＪ−Ｋフリツプ・フロツプ
FF３と第４のＪ−Ｋフリツプ・フロツプFF４を
クリアするように構成されている ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第
４図は本発明で用いられる２個のキーボードから
のデータを受信するためのインタフエース部の１
実施例を示す電気回路図であつて、９ないし１１
はインバータ、１２はANDゲート、１３はセレ
クタ、FF１ないしFF４はフリツプ・フロツプを
それぞれ示している。
４図は本発明で用いられる２個のキーボードから
のデータを受信するためのインタフエース部の１
実施例を示す電気回路図であつて、９ないし１１
はインバータ、１２はANDゲート、１３はセレ
クタ、FF１ないしFF４はフリツプ・フロツプを
それぞれ示している。
キーボード３−１から送られて来たデータはイ
ンバータ９で反転され、この反転されたデータは
セレクタ１３のＡ入力端子及びフリツプ・フロツ
プFFのＪ入力端子に印加される。同様に、キー
ボード３−２から送られて来たデータはインバー
タ１０によつて反転され、この反転されたデータ
はセレクタ１３のＢ入力端子およびフリツプ・フ
ロツプFF２のＪ入力端子に入力される。フリツ
プ・フロツプFF１およびFF３のクロツク入力端
子CKには周期が数μsのクロツクCK１が印加さ
れ、フリツプ・フロツプFF２およびFF４のクロ
ツク入力端子CKにはクロツクCK１を反転したも
のが印加される。フリツプ・フロツプFF１およ
びFF２のクリア端子CLRには信号OPORT２が
印加され、フリツプ・フロツプFF３およびFF４
のクリア端子CLRには信号OPORT１が印加され
る。信号OPORT１およびOPORT２は、Ｉ／Ｏ
ポート７（第３図参照）から出力される信号であ
る。フリツプ・フロツプFF１のＱ出力はフリツ
プ・フロツプFF３のＪ入力端子に印加され、フ
リツプ・フロツプFF１の出力はフリツプ・フ
ロツプFF３のＫ入力端子に印加される。フリツ
プ・フロツプFF３のＱ出力はフリツプ・フロツ
プFF４のＫ入力端子に印加され、フリツプ・フ
ロツプFF３の出力は自身のプリセツト端子PS
およびANDゲート１２の上側入力端子に印加さ
れる。フリツプ・フロツプFF２のＱ出力はAND
ゲート１２の下側入力端子に印加され、ANDゲ
ート１２の出力はフリツプ・フロツプFF４のＪ
入力端子に印加されている。フリツプ・フロツプ
FF４の出力はセレクタ１３のセレクタ制御端
子Ｓに印加されると共に自身のプリセツト端子
PSに印加される。また、フリツプ・フロツプFF
４の出力は信号iPORT１として、フリツプ・
フロツプFF１のＱ出力は信号iPORT２として、
フリツプ・フロツプFF２のＱ出力は信号iPORT
３としてＩ／Ｏポート７に送られる。セレクタ１
３は、セレクタ制御端子Ｓに論理「１」が印加さ
れている場合には、Ａ入力端子に入力されるデー
タを出力し、セレクタ制御端子Ｓに論理「０」が
印加されている場合にはＢ入力端子に入力される
データを出力する。ACiA８は、セレクタ１３か
ら送られて来るデータを受信し、１バイトのデー
タが組立てられると、この旨をマイクロプロセツ
サ４に割込み等で通知する。ACiA８として、例
えばモトローラMC6850やインテル8251Aという
品名のLSIを用いることが出来る。第４図に示さ
れるインタフエース部は、第３図のACiA８−１
および８−２の代わりに用いられる。なお、
ACiA８−１および８−２は、ACiA８と同一構
成を持つ。
ンバータ９で反転され、この反転されたデータは
セレクタ１３のＡ入力端子及びフリツプ・フロツ
プFFのＪ入力端子に印加される。同様に、キー
ボード３−２から送られて来たデータはインバー
タ１０によつて反転され、この反転されたデータ
はセレクタ１３のＢ入力端子およびフリツプ・フ
ロツプFF２のＪ入力端子に入力される。フリツ
プ・フロツプFF１およびFF３のクロツク入力端
子CKには周期が数μsのクロツクCK１が印加さ
れ、フリツプ・フロツプFF２およびFF４のクロ
ツク入力端子CKにはクロツクCK１を反転したも
のが印加される。フリツプ・フロツプFF１およ
びFF２のクリア端子CLRには信号OPORT２が
印加され、フリツプ・フロツプFF３およびFF４
のクリア端子CLRには信号OPORT１が印加され
る。信号OPORT１およびOPORT２は、Ｉ／Ｏ
ポート７（第３図参照）から出力される信号であ
る。フリツプ・フロツプFF１のＱ出力はフリツ
プ・フロツプFF３のＪ入力端子に印加され、フ
リツプ・フロツプFF１の出力はフリツプ・フ
ロツプFF３のＫ入力端子に印加される。フリツ
プ・フロツプFF３のＱ出力はフリツプ・フロツ
プFF４のＫ入力端子に印加され、フリツプ・フ
ロツプFF３の出力は自身のプリセツト端子PS
およびANDゲート１２の上側入力端子に印加さ
れる。フリツプ・フロツプFF２のＱ出力はAND
ゲート１２の下側入力端子に印加され、ANDゲ
ート１２の出力はフリツプ・フロツプFF４のＪ
入力端子に印加されている。フリツプ・フロツプ
FF４の出力はセレクタ１３のセレクタ制御端
子Ｓに印加されると共に自身のプリセツト端子
PSに印加される。また、フリツプ・フロツプFF
４の出力は信号iPORT１として、フリツプ・
フロツプFF１のＱ出力は信号iPORT２として、
フリツプ・フロツプFF２のＱ出力は信号iPORT
３としてＩ／Ｏポート７に送られる。セレクタ１
３は、セレクタ制御端子Ｓに論理「１」が印加さ
れている場合には、Ａ入力端子に入力されるデー
タを出力し、セレクタ制御端子Ｓに論理「０」が
印加されている場合にはＢ入力端子に入力される
データを出力する。ACiA８は、セレクタ１３か
ら送られて来るデータを受信し、１バイトのデー
タが組立てられると、この旨をマイクロプロセツ
サ４に割込み等で通知する。ACiA８として、例
えばモトローラMC6850やインテル8251Aという
品名のLSIを用いることが出来る。第４図に示さ
れるインタフエース部は、第３図のACiA８−１
および８−２の代わりに用いられる。なお、
ACiA８−１および８−２は、ACiA８と同一構
成を持つ。
第５図は本発明のキーボード制御装置の１実施
例の制御フローを示す図である。
例の制御フローを示す図である。
信号OPORT１およびOPORT２によつてフ
リツプ・フロツプFF１ないしFF４がクリアさ
れる。
リツプ・フロツプFF１ないしFF４がクリアさ
れる。
キーボード３−１のデータが先に来た場合に
は、そのデータのスタート・ビツトがフリツ
プ・フロツプFF１にラツチされ、フリツプ・
フロツプFF３がオンし、そしてフリツプ・フ
ロツプFF４の出力が論理「１」に固定され、
キーボード３−１からのデータがセレクタ１３
を介してACiA８に送出される。キーボード３
−２からのデータが先に来た場合には、フリツ
プ・フロツプFF４の出力が論理「０」に固
定され、キーボード３−１からのデータがセレ
クタ１３を介してACiA８に送出される。
は、そのデータのスタート・ビツトがフリツ
プ・フロツプFF１にラツチされ、フリツプ・
フロツプFF３がオンし、そしてフリツプ・フ
ロツプFF４の出力が論理「１」に固定され、
キーボード３−１からのデータがセレクタ１３
を介してACiA８に送出される。キーボード３
−２からのデータが先に来た場合には、フリツ
プ・フロツプFF４の出力が論理「０」に固
定され、キーボード３−１からのデータがセレ
クタ１３を介してACiA８に送出される。
データが１バイト揃つた時点でACiA８の内
部のフラグがオンされ、このフラグがオンとな
ると、マイクロプロセツサ４によつて、組立て
られた１バイトのデータが取り込まれ、時間監
視を開始される。
部のフラグがオンされ、このフラグがオンとな
ると、マイクロプロセツサ４によつて、組立て
られた１バイトのデータが取り込まれ、時間監
視を開始される。
信号OPORT２により、フリツプ・フロツプ
FF１およびFF２がクリアされる。
FF１およびFF２がクリアされる。
マイクロプロセツサ４がデータを取り込んで
から20ｍｓ経過しない間に上記フラグがオンに
なつたときにはが行われ、マイクロプロセツ
サ４がデータを取り込んでから20ｍｓ経過して
も上記フラグがオンにならない場合にはの処
理が行われる。
から20ｍｓ経過しない間に上記フラグがオンに
なつたときにはが行われ、マイクロプロセツ
サ４がデータを取り込んでから20ｍｓ経過して
も上記フラグがオンにならない場合にはの処
理が行われる。
信号iPORT１が論理「１」であるか否かを
調べる。Yesの場合にはの処理が行われ、
Noの場合にはの処理が行われる。
調べる。Yesの場合にはの処理が行われ、
Noの場合にはの処理が行われる。
信号iPORT２が論理「１」であるか否かが
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
信号iPORT３が論理「１」であるか否かが
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
信号iPORT３が論理「１」であるか否かが
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
信号iPORT２が論理「１」であるか否かが
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
調べられる。Yesのときはの処理が行われ、
Noのときはの処理が行われる。
信号OPORT１によつてフリツプ・フロツプ
FF３およびFF４がクリアされる。
FF３およびFF４がクリアされる。
信号iPORT２が論理「１」であるか否かが
調べられる。Yesのときにはの処理が行わ
れ、Noのときにはセレクタ切替動作終了とな
る。
調べられる。Yesのときにはの処理が行わ
れ、Noのときにはセレクタ切替動作終了とな
る。
信号iPORT３が論理「１」であるか否かが
調べられる。Yesのときにはの処理が行わ
れ、Noのときにはセレクタ切替動作終了とな
る。
調べられる。Yesのときにはの処理が行わ
れ、Noのときにはセレクタ切替動作終了とな
る。
信号OPORT１およびOPORT２によつてフ
リツプ・フロツプFF１ないしFF４がクリアさ
れる。
リツプ・フロツプFF１ないしFF４がクリアさ
れる。
ACiA８のクリアが行われる。
20ｍｓウエイトしてからの処理が行われ
る。
る。
上記のデータ取り込み処理並びにないし
の処理は、全てマイクロプロセツサ４の制御の下
で実行される。ないしの処理が行われること
により、データ転送途中でセレクタ１３が切り替
えられることがなくなり、この結果スタート・ビ
ツトからストツプ・ビツトまでのデータが完全な
形でACiA８に入力されるので、ACiA８で組立
てられるデータは常に正しいものとなる。
の処理は、全てマイクロプロセツサ４の制御の下
で実行される。ないしの処理が行われること
により、データ転送途中でセレクタ１３が切り替
えられることがなくなり、この結果スタート・ビ
ツトからストツプ・ビツトまでのデータが完全な
形でACiA８に入力されるので、ACiA８で組立
てられるデータは常に正しいものとなる。
以上の説明から明らかなように、本発明のキー
ボード制御方式は、スペース的には従来と同程度
であるが、１個のACiA８によつて２個のキーボ
ードからのデータを受信できるので、従来方式に
比べ大幅にコストを削減することが出来る。
ボード制御方式は、スペース的には従来と同程度
であるが、１個のACiA８によつて２個のキーボ
ードからのデータを受信できるので、従来方式に
比べ大幅にコストを削減することが出来る。
第１図は２台のキーボードを有する計算機シス
テムの１例を示す図、第２図はキーボード制御部
とキーボードとの間のデータ転送を説明する図、
第３図は第１図のキーボード制御部の１例の詳細
を示す図、第４図は本発明で用いられる２個のキ
ーボードからのデータを受信するためのインタフ
エース部の１実施例を示す電気回路図、第５図は
本発明のキーボード制御装置の１実施例の制御フ
ローを示す図である。 １……ホスト計算機、２……キーボード制御
部、３−１と３−２……キーボード、４……マイ
クロプロセツサ、５……RAM、６……ROM、
７……Ｉ／Ｏポート、８と８−１と８−２……非
同期通信インタフエース・アダプタ、９ないし１
１……インバータ、１２……ANDデート、１３
……セレクタ、FF１ないしFF４……フリツプ・
フロツプ。
テムの１例を示す図、第２図はキーボード制御部
とキーボードとの間のデータ転送を説明する図、
第３図は第１図のキーボード制御部の１例の詳細
を示す図、第４図は本発明で用いられる２個のキ
ーボードからのデータを受信するためのインタフ
エース部の１実施例を示す電気回路図、第５図は
本発明のキーボード制御装置の１実施例の制御フ
ローを示す図である。 １……ホスト計算機、２……キーボード制御
部、３−１と３−２……キーボード、４……マイ
クロプロセツサ、５……RAM、６……ROM、
７……Ｉ／Ｏポート、８と８−１と８−２……非
同期通信インタフエース・アダプタ、９ないし１
１……インバータ、１２……ANDデート、１３
……セレクタ、FF１ないしFF４……フリツプ・
フロツプ。
Claims (1)
- 【特許請求の範囲】 １ アドレス・バスと、 データ・バスと、 アドレス・バス及びデータ・バスに接続された
マイクロプロセツサ４と、 アドレス・バス及びデータ・バスに接続された
メモリ５，６と アドレス・バス及びデータ・バスに接続された
入出力ポート７と、 アドレス・バス及びデータ・バスに接続された
非同期通信インタフエース・アダプタ８と、 その出力が非同期通信インタフエース・アダプ
タ８に接続されたセレクタ１３と、 第１のキーボード３−１とセレクタ１３の第１
の入力端子とを接続する第１のインタフエース信
号線と、 第２のキーボード３−２とセレクタ１３の第２
の入力端子とを接続する第２のインタフエース信
号線と、 第１のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第１のＪ−Ｋ
フリツプ・フロツプFF１と、 第２のインタフエース信号線の信号が所定の論
理値になつたときに１の状態になる第２のＪ−Ｋ
フリツプ・フロツプFF２と、 第１のフリツプ・フロツプFF１が１の状態に
なつたときに１の状態になり、その状態を保持す
る第３のＪ−Ｋフリツプ・フロツプFF３と、 第３のＪ−Ｋフリツプ・フロツプFF３が１の
状態になつたときには０の状態になり、第３のＪ
−Ｋフリツプ・フロツプFF３が０の状態で第２
のＪ−Ｋフリツプ・フロツプFF２が１の状態に
なつたときに１の状態になり、その状態を保持す
る第４のＪ−Ｋフリツプ・フロツプFF４と、 第４のＪ−Ｋフリツプ・フロツプFF４の出力
をセレクタ１３の制御端子に印加するための信号
線と、 第１のＪ−Ｋフリツプ・フロツプFF１および
第２のＪ−Ｋフリツプ・フロツプFF２のクリア
端子を入出力ポート７に接続する信号線と、 第３のＪ−Ｋフリツプ・フロツプFF３および
第４のＪ−Ｋフリツプ・フロツプFF４のクリア
端子を入出力ポート７に接続する信号線と、 第１のＪ−Ｋフリツプ・フロツプFF１の出力
を入出力ポート７に伝える信号線と、 第２のＪ−Ｋフリツプ・フロツプFF２の出力
を入出力ポート７に伝える信号線と を具備し、 マイクロプロセツサ７は、非同期通信インタフ
エース・アダプタ８の中に一纏まりのデータが組
立てられる度に当該一纏まりのデータを取り込
み、第１のＪ−Ｋフリツプ・フロツプFF１と第
２のＪ−Ｋフリツプ・フロツプFF２をクリアし、
その後で時間監視を開始し、所定時間の間に非同
期通信インタフエース・アダプタ８の中に一纏ま
りのデータが組立てられなかつた場合には、第１
のＪ−Ｋフリツプ・フロツプFF１と第２のＪ−
Ｋフリツプ・フロツプFF２が０状態であること
を条件として、第３のＪ−Ｋフリツプ・フロツプ
FF３と第４のＪ−Ｋフリツプ・フロツプFF４を
クリアするように構成されている ことを特徴とするキーボード制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064891A JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064891A JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207930A JPS60207930A (ja) | 1985-10-19 |
| JPH057734B2 true JPH057734B2 (ja) | 1993-01-29 |
Family
ID=13271156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064891A Granted JPS60207930A (ja) | 1984-03-31 | 1984-03-31 | キーボード制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207930A (ja) |
-
1984
- 1984-03-31 JP JP59064891A patent/JPS60207930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207930A (ja) | 1985-10-19 |
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