JPS58154030A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS58154030A JPS58154030A JP3504382A JP3504382A JPS58154030A JP S58154030 A JPS58154030 A JP S58154030A JP 3504382 A JP3504382 A JP 3504382A JP 3504382 A JP3504382 A JP 3504382A JP S58154030 A JPS58154030 A JP S58154030A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- controller
- input
- transfer
- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＤＭＡ制御方式に関し、特に入出力コントロ
ーラからの指令に基きＤＭＡ転送を終了させることを可
能にしたＤＭＡ制御方式に関する。
ーラからの指令に基きＤＭＡ転送を終了させることを可
能にしたＤＭＡ制御方式に関する。
ご般に、ＤＭ、Ａ （ダイレクトメモリアクセス）転送
は中央処理装置を介することなく入出力装置とメモリと
の間で直接的にデータの授受を行なうものであり、高速
度のデータ転送を行なうことができるという利点を有す
る。
は中央処理装置を介することなく入出力装置とメモリと
の間で直接的にデータの授受を行なうものであり、高速
度のデータ転送を行なうことができるという利点を有す
る。
第１図は、ＤＭＡ転送を行なうための一般的な情報処理
システムを示す。同図において、１は例えばマイクロプ
ロセサ等の中央処理装置、２はＤＭＡコントローラ、６
は入出力コントローラ、４は入出力装置、そして５はデ
ータ等を記憶するメるものである。
システムを示す。同図において、１は例えばマイクロプ
ロセサ等の中央処理装置、２はＤＭＡコントローラ、６
は入出力コントローラ、４は入出力装置、そして５はデ
ータ等を記憶するメるものである。
第２図は、第１図におけるＤＭＡコントローラ２の構成
の詳細を示す。同図において、８はデータの転送桁数を
格納する転送カウントレジスタ、９は転送先または転送
元のメモリアドレスを格納するアドレスカウントレジス
タ、そして１０は中央処理装置とのインターフェンス等
の処理を行なう制御回路である。
の詳細を示す。同図において、８はデータの転送桁数を
格納する転送カウントレジスタ、９は転送先または転送
元のメモリアドレスを格納するアドレスカウントレジス
タ、そして１０は中央処理装置とのインターフェンス等
の処理を行なう制御回路である。
また、第２図において、Ｌｌは中央処理装置１が転送カ
ウントレジスタ８およびアドレスカウントレジスタ９に
対してデータの読み書きを行なう場合に使用する信号線
であり、該情報はデータバス７を介して行なわれる。Ｌ
２は中央処理装置１から後述のＤＭＡ許可命令を送信し
たりあるいはＤＭＡコントローラ２から中央処理装置１
にＤＭＡ終了割込みをかける場合等に使用される信号線
である。Ｌ！＋はＤＭＡ転送を行なう場合に、アドレス
カウントレジスタ９からアドレスバスにメモリの転送先
または転送先アドレスを出力するための信号線である。
ウントレジスタ８およびアドレスカウントレジスタ９に
対してデータの読み書きを行なう場合に使用する信号線
であり、該情報はデータバス７を介して行なわれる。Ｌ
２は中央処理装置１から後述のＤＭＡ許可命令を送信し
たりあるいはＤＭＡコントローラ２から中央処理装置１
にＤＭＡ終了割込みをかける場合等に使用される信号線
である。Ｌ！＋はＤＭＡ転送を行なう場合に、アドレス
カウントレジスタ９からアドレスバスにメモリの転送先
または転送先アドレスを出力するための信号線である。
Ｌ４韓副制御路１０が例えば転送１１
カウントレジスタの内容を減じたり、アドレスカウント
レジスタ９の内容を増加したりする場合に使用する信号
線である。また、Ｌ５はＤＭＡコントローラから入出力
コントローラにＤＭＡエンド信号を送出する場合に使用
する信号線である。
レジスタ９の内容を増加したりする場合に使用する信号
線である。また、Ｌ５はＤＭＡコントローラから入出力
コントローラにＤＭＡエンド信号を送出する場合に使用
する信号線である。
次に、第１図および第２図を参照して一般的なりＭＡ転
送方式につき説明する。ＤＭＡ転送を開始する前にまず
１、中央処理装置１により信号線Ｌ１を介してＤＭＡコ
ントローラ２内の転送カウントレジスタ８に転送桁数が
、アドレスカウントレジスタ９に転送先または転送元の
メモリアドレスがセットされる。次に、中央処理装置１
から信号線Ｌ２を介してＤＭＡコントローラにスタート
命令が出される。このスタート命令に応じてＤＭＡコン
トローラは中央処理装置１にパスリフエストラ入力して
共通バスの使用許可を求める。中央処理装置１からＤＭ
Ａコントローラ２にＤＭＡ許可命令が送られると、ＤＭ
Ａコントローラ２は信号線Ｌ３を介してメモリ５に目的
アドレスを出力しながら信号線Ｌ４によって転送カウン
トレジスタ８およびアドレスカウントレジスタ９の内容
をカウントアツプまたはカウントダウンし、入出力コン
トローラ３およびデータバス７を介してメモリ５と入出
力装置４との間でデータ転送すなわりＤＭＡ転送を進め
る。この場合、入出力コントローラ６は、各転送術の入
出力ごとにＤＭＡコントローラ２にＤＭＡ要求を送り、
このＤＭＡ要求に応じてＤＭＡコントローラがＤＭＡ転
送を行なうが、ＤＭＡコントローラ２は、該ＤＭＡ要求
を受けとった後中央処理装置１から共通バスの使用許可
を取りメモリ５との間でデータの入出力を行ないかつ該
データを入出力コントローラに出力するまでの間は、入
出力コントローラ６に対してＤＭＡ転送中信号を入力す
る。また、ＤＭＡコントローラ２はメモリ５に対する書
込みまたは読出しが終了するとＤＭＡ転送終結検知信号
を入出力コントローラに入力する。このようにして、メ
モリ５と入出力装置４との間でり、Ｍ Ａ転送が行なわ
れ、転送カウントレジスタ８の内容が「０」になると、
ＤＭＡコントローラ２は信号線Ｌ５を介して入出力コン
トローラ３にＤＭＡエンド信号を送す、カつ信号線Ｌ２
を介して中央処理装置１にＤＭＡ終了割込みをかけ、こ
れによりＤＭＡ転送は終了する。
送方式につき説明する。ＤＭＡ転送を開始する前にまず
１、中央処理装置１により信号線Ｌ１を介してＤＭＡコ
ントローラ２内の転送カウントレジスタ８に転送桁数が
、アドレスカウントレジスタ９に転送先または転送元の
メモリアドレスがセットされる。次に、中央処理装置１
から信号線Ｌ２を介してＤＭＡコントローラにスタート
命令が出される。このスタート命令に応じてＤＭＡコン
トローラは中央処理装置１にパスリフエストラ入力して
共通バスの使用許可を求める。中央処理装置１からＤＭ
Ａコントローラ２にＤＭＡ許可命令が送られると、ＤＭ
Ａコントローラ２は信号線Ｌ３を介してメモリ５に目的
アドレスを出力しながら信号線Ｌ４によって転送カウン
トレジスタ８およびアドレスカウントレジスタ９の内容
をカウントアツプまたはカウントダウンし、入出力コン
トローラ３およびデータバス７を介してメモリ５と入出
力装置４との間でデータ転送すなわりＤＭＡ転送を進め
る。この場合、入出力コントローラ６は、各転送術の入
出力ごとにＤＭＡコントローラ２にＤＭＡ要求を送り、
このＤＭＡ要求に応じてＤＭＡコントローラがＤＭＡ転
送を行なうが、ＤＭＡコントローラ２は、該ＤＭＡ要求
を受けとった後中央処理装置１から共通バスの使用許可
を取りメモリ５との間でデータの入出力を行ないかつ該
データを入出力コントローラに出力するまでの間は、入
出力コントローラ６に対してＤＭＡ転送中信号を入力す
る。また、ＤＭＡコントローラ２はメモリ５に対する書
込みまたは読出しが終了するとＤＭＡ転送終結検知信号
を入出力コントローラに入力する。このようにして、メ
モリ５と入出力装置４との間でり、Ｍ Ａ転送が行なわ
れ、転送カウントレジスタ８の内容が「０」になると、
ＤＭＡコントローラ２は信号線Ｌ５を介して入出力コン
トローラ３にＤＭＡエンド信号を送す、カつ信号線Ｌ２
を介して中央処理装置１にＤＭＡ終了割込みをかけ、こ
れによりＤＭＡ転送は終了する。
ところで、ＤＭＡ転送は入出力コン）ｏ−ラ側の要求に
応じて行なわれるものであり、入出力コントローラ側に
転送データがある場合のみＤＭＡコントローラにＤＭＡ
要求を出し、それによりＤＭＡ転送を継続していくもの
である。したがって、転送カウントレジスタの内容が「
０」でないにもかかわらず入出力コントローラ側の転送
データがなくなったり、あるいはエラーになったりする
と、ＤＭＡ転送は永久に終了せず、かつ中央処理装置も
共通バスの使用権をＤＭＡコンチローラにとられている
場合には停止したままとなる。
応じて行なわれるものであり、入出力コントローラ側に
転送データがある場合のみＤＭＡコントローラにＤＭＡ
要求を出し、それによりＤＭＡ転送を継続していくもの
である。したがって、転送カウントレジスタの内容が「
０」でないにもかかわらず入出力コントローラ側の転送
データがなくなったり、あるいはエラーになったりする
と、ＤＭＡ転送は永久に終了せず、かつ中央処理装置も
共通バスの使用権をＤＭＡコンチローラにとられている
場合には停止したままとなる。
従来、上述の欠点を補うために、ＤＭＡコントローラに
時間監視用のタイマーを設け、あるいはＤＭＡ転送され
るデータの桁数を固定値に制限することにより、所定時
間継過後に、あるいは所定桁数の転送後に強制的にＤＭ
Ａコントローラから入出力コントローラにＤＭＡエンド
信号を入力し１°゛“・ 、、・１゜ しかしながら、前記従来形においては、時間監視用タイ
マーを用いる場合はＤＭＡ転送が終了するまでにかなり
の時間的損失があり、また転送桁数を固定とする場合は
ＤＭＡ転送の自由度が小さくなり利用上程々の不便が生
じ、かつ、ソフトウェア−上の負担が大きくなるという
不都合があった。
時間監視用のタイマーを設け、あるいはＤＭＡ転送され
るデータの桁数を固定値に制限することにより、所定時
間継過後に、あるいは所定桁数の転送後に強制的にＤＭ
Ａコントローラから入出力コントローラにＤＭＡエンド
信号を入力し１°゛“・ 、、・１゜ しかしながら、前記従来形においては、時間監視用タイ
マーを用いる場合はＤＭＡ転送が終了するまでにかなり
の時間的損失があり、また転送桁数を固定とする場合は
ＤＭＡ転送の自由度が小さくなり利用上程々の不便が生
じ、かつ、ソフトウェア−上の負担が大きくなるという
不都合があった。
本発明の目的は、前述の従来形における問題点に鑑み、
ＤＭＡ制御方式において入出力コントローラからＤＭＡ
コントローラにＤＭＡ信号を入力できるようにするとい
う構想に基き、転送カウントレジスタの内容がゼロでな
くても正常にＤＭＡ転送を終了することができるように
し、ＤＭＡ転送終了までの時間的損失およびＤ ＭｉＡ
転、送別用上の不便を除去するとともに、情報処理装置
各部のＤＭＡ転送に要するソフトウェアの負担を軽減す
ることにある。
ＤＭＡ制御方式において入出力コントローラからＤＭＡ
コントローラにＤＭＡ信号を入力できるようにするとい
う構想に基き、転送カウントレジスタの内容がゼロでな
くても正常にＤＭＡ転送を終了することができるように
し、ＤＭＡ転送終了までの時間的損失およびＤ ＭｉＡ
転、送別用上の不便を除去するとともに、情報処理装置
各部のＤＭＡ転送に要するソフトウェアの負担を軽減す
ることにある。
以下、図面により本発明の詳細な説明する。
本発明は、ＤＭＡエンド信号を入出力コントローラから
ＤＭＡコントローラに入力できるようにし１゜ て前述の従来形における不都合を除去するものであり、
第６図はこのよやな目的のためにＤＭＡコントローラ内
の制御回路中に設けられた回路を示す。同図において、
１１および１２はアンドゲート、１３は信号受信用バッ
ファアンプすなわちレシーバ、１４はＤフリップフロッ
プである。
ＤＭＡコントローラに入力できるようにし１゜ て前述の従来形における不都合を除去するものであり、
第６図はこのよやな目的のためにＤＭＡコントローラ内
の制御回路中に設けられた回路を示す。同図において、
１１および１２はアンドゲート、１３は信号受信用バッ
ファアンプすなわちレシーバ、１４はＤフリップフロッ
プである。
第６図の回路の動作を第４図の波形図を参照して説明す
る。入出力コントローラ５からのＤＭＡ要求信号に応じ
てＤＭＡコントローラがＤＭＡ転送を行なっている場合
に、すなわちＤＭＡ転送中の場合に、転送カウントレジ
スタの内容がゼロになるとアンドゲート１１の出力が高
レベルになり、ＤＭＡエンド信号はＤＭＡコントローラ
２がら入出力コントローラ６に出力される。この場合、
レシーバ１３およびアンドゲート１２の出力が共に高レ
ベルとなり、したがってＤＭＡ転送終結検知信号の例え
ば立上がりのタイミングでＤフリップフロップ１４がセ
ットされてＤＭＡ動作を禁止し、かつ中央処理装置１に
ＤＭＡ終了割込み信号が入力されてＤＭＡ転送が終了す
る。
る。入出力コントローラ５からのＤＭＡ要求信号に応じ
てＤＭＡコントローラがＤＭＡ転送を行なっている場合
に、すなわちＤＭＡ転送中の場合に、転送カウントレジ
スタの内容がゼロになるとアンドゲート１１の出力が高
レベルになり、ＤＭＡエンド信号はＤＭＡコントローラ
２がら入出力コントローラ６に出力される。この場合、
レシーバ１３およびアンドゲート１２の出力が共に高レ
ベルとなり、したがってＤＭＡ転送終結検知信号の例え
ば立上がりのタイミングでＤフリップフロップ１４がセ
ットされてＤＭＡ動作を禁止し、かつ中央処理装置１に
ＤＭＡ終了割込み信号が入力されてＤＭＡ転送が終了す
る。
一方、ＤＭＡ転送中に入出力コントローラ３がらＤＭＡ
コントローラ２にＤＭＡエンド信号が入力されると、レ
シーバ１６およびアンドゲート１２の出力が共に高レベ
ルとなり、前述と同様にＤフリップ７０ツブ１４がＤＭ
Ａ転送終結検知信号によりセットされ、ＤＭＡ動作の禁
止および中央処理装置のＤＭＡ終了割込みが行なわれて
ＤＭＡ転送動作が終了する。すなわち、本発明によれば
ＤＭＡコントローラ内の転送カウントレジスタの内容が
ゼロとなった場合にＤＭＡ転送処理が終了されるだけで
なく、入出力コントローラからのＤＭＡエンド信号の印
加によりＤＭＡ転送処理を終了させることが可能となる
。なお、第１図および第２図において、入出力コントロ
ーラ５からＤＭＡコントローラ２にＤＭＡエンド信号を
印加する場合の該信号の流れを点線で示す。
コントローラ２にＤＭＡエンド信号が入力されると、レ
シーバ１６およびアンドゲート１２の出力が共に高レベ
ルとなり、前述と同様にＤフリップ７０ツブ１４がＤＭ
Ａ転送終結検知信号によりセットされ、ＤＭＡ動作の禁
止および中央処理装置のＤＭＡ終了割込みが行なわれて
ＤＭＡ転送動作が終了する。すなわち、本発明によれば
ＤＭＡコントローラ内の転送カウントレジスタの内容が
ゼロとなった場合にＤＭＡ転送処理が終了されるだけで
なく、入出力コントローラからのＤＭＡエンド信号の印
加によりＤＭＡ転送処理を終了させることが可能となる
。なお、第１図および第２図において、入出力コントロ
ーラ５からＤＭＡコントローラ２にＤＭＡエンド信号を
印加する場合の該信号の流れを点線で示す。
第５図は、入出力コントローラの概略的な構成を示す。
同図において、１５は直並列変換または並直列変換を行
なうシリアルコントローラ、１６および１７は入出力装
置とシリアルコントローラ１５″との間に接続されたそ
れぞれ受信用バッファアンプおよび送信用バッファアン
プ、１８は比較データレジスタ、１９は比較器、そして
２ｏはアンドゲートである。
なうシリアルコントローラ、１６および１７は入出力装
置とシリアルコントローラ１５″との間に接続されたそ
れぞれ受信用バッファアンプおよび送信用バッファアン
プ、１８は比較データレジスタ、１９は比較器、そして
２ｏはアンドゲートである。
第５図の回路の動作を説明する。入出力装置からの受信
データはバッファアンプ１６を介してシリアルコントロ
ーラ１５に入力さｎｌ例えば８ビツトの並列信号に変換
されてデータバスに送出されメモリ等に送られる。また
メモリ等からの並列データはシリアルコントローラ１５
において直列信号に変換されバッファアンプ１７を介し
て送信データとして入出力装置に転送される。これらの
転送が行なわれる場合、シリアルコントローラ１５から
の並列信号はＤＭＡＭＡ転送機能高レベルの場合に比較
器１９の一方の入力端子ＡｏないしＡ７に入力される。
データはバッファアンプ１６を介してシリアルコントロ
ーラ１５に入力さｎｌ例えば８ビツトの並列信号に変換
されてデータバスに送出されメモリ等に送られる。また
メモリ等からの並列データはシリアルコントローラ１５
において直列信号に変換されバッファアンプ１７を介し
て送信データとして入出力装置に転送される。これらの
転送が行なわれる場合、シリアルコントローラ１５から
の並列信号はＤＭＡＭＡ転送機能高レベルの場合に比較
器１９の一方の入力端子ＡｏないしＡ７に入力される。
また、比較データレジスタ１８にはあらかじめ中央処理
装置からデータバスを介して、制御信号ＭＰＵＷＴの制
御により、比較デー・りが書込まれている。この比較デ
ータとしては例えば転送データの終了を示すＥＴＸ
（エンドオブテキスト）符号またはＦＦすなわちオール
「１ｊ信号等が用いられる。比較データレジスタの記憶
データは比較器１９の他方の端子ＢＯないしＢ７に入力
され前述の並列転送データと比較される。この比較の結
果、両者が一致すれば比較器１９の出力ＥＯが高レベル
となり、したがってアンドゲート２０の出力が高レベル
となり、該出力信号がＤＭＡエンド信号としてＤＭＡコ
ント−−ラに入力される。したがって、ＤＭＡ転送中に
おいて前記転送カウントレジスタの内容がゼロにならな
くても、転送データ中にＥＴＸ 符号またはＦＦ符号
等があれば入出力コントローラからＤＭＡエンド信号を
ＤＭＡコントローラに入力することができ、ＤＭＡ転送
を終了させることができる。
装置からデータバスを介して、制御信号ＭＰＵＷＴの制
御により、比較デー・りが書込まれている。この比較デ
ータとしては例えば転送データの終了を示すＥＴＸ
（エンドオブテキスト）符号またはＦＦすなわちオール
「１ｊ信号等が用いられる。比較データレジスタの記憶
データは比較器１９の他方の端子ＢＯないしＢ７に入力
され前述の並列転送データと比較される。この比較の結
果、両者が一致すれば比較器１９の出力ＥＯが高レベル
となり、したがってアンドゲート２０の出力が高レベル
となり、該出力信号がＤＭＡエンド信号としてＤＭＡコ
ント−−ラに入力される。したがって、ＤＭＡ転送中に
おいて前記転送カウントレジスタの内容がゼロにならな
くても、転送データ中にＥＴＸ 符号またはＦＦ符号
等があれば入出力コントローラからＤＭＡエンド信号を
ＤＭＡコントローラに入力することができ、ＤＭＡ転送
を終了させることができる。
このように、本発明によｎば、入出力コントローラから
ＤＭＡコントローラにＤＭＡエンド信号を入力してＤＭ
Ａ転送を終了させることができるのでＤＭＡコントロー
ラ中の転送カウントレジスタの内容がゼロにならなくて
も正常にＤＭＡ転送を終了させることができ、したがっ
て時間監視用タイ゛１による時間的損失および転送桁数
固定によるＤＭＡ転送の利用上の不便さ等を解消するこ
とができるとともに、情報処理装置各部のＤＭＡ転送に
要するソフトウェア上の負担を軽減することができる。
ＤＭＡコントローラにＤＭＡエンド信号を入力してＤＭ
Ａ転送を終了させることができるのでＤＭＡコントロー
ラ中の転送カウントレジスタの内容がゼロにならなくて
も正常にＤＭＡ転送を終了させることができ、したがっ
て時間監視用タイ゛１による時間的損失および転送桁数
固定によるＤＭＡ転送の利用上の不便さ等を解消するこ
とができるとともに、情報処理装置各部のＤＭＡ転送に
要するソフトウェア上の負担を軽減することができる。
！１図は一般的なりＭＡ転送機能を有する情報処理装置
を示すブロック回路図、第２図は第１図の情報処理装置
に使用されているＤＭＡコントローラの構成を示すブロ
ック回路図、第６図は本発明の１実施例に係るＤＭＡ制
御方式を行なうためにＤＭＡコントローラ中に組込まれ
た回路を示すブロック回路図、第４図は第３図の回路の
動作を説明するための波形図、そして第５図は本発明の
１実施例に係るＤＭＡ制御方式を行なうために使用され
る入出力コントローラの構成を示すブロック回路図であ
る。 １・・・中央処理装置、２・・・ＤＭＡコントローラ、
６・・・入出力コントローラ、４・・・入出力装置、５
・・・メモリ、６・・・アドレスバス、７・・・データ
バス、８・・・転送カウントレジスタ、９・・・アドレ
スカウントレジスタ、１０・・・制御回路、１１．１２
・・・アンドゲート、１５・・・レシーバ、１４・・・
Ｄフリップフロップ、１５・・・シリアルコントローラ
、１６．１７・・・バッファアンプ、１８・・・比較デ
ータレジスタ、１９・・・比較器、２０・・・アンドゲ
ート。 特許 出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 同 上 伊 東 哲 也（〜
ψ ′ｗＪ ３ ＠ ■ ＋４ ＠４図
を示すブロック回路図、第２図は第１図の情報処理装置
に使用されているＤＭＡコントローラの構成を示すブロ
ック回路図、第６図は本発明の１実施例に係るＤＭＡ制
御方式を行なうためにＤＭＡコントローラ中に組込まれ
た回路を示すブロック回路図、第４図は第３図の回路の
動作を説明するための波形図、そして第５図は本発明の
１実施例に係るＤＭＡ制御方式を行なうために使用され
る入出力コントローラの構成を示すブロック回路図であ
る。 １・・・中央処理装置、２・・・ＤＭＡコントローラ、
６・・・入出力コントローラ、４・・・入出力装置、５
・・・メモリ、６・・・アドレスバス、７・・・データ
バス、８・・・転送カウントレジスタ、９・・・アドレ
スカウントレジスタ、１０・・・制御回路、１１．１２
・・・アンドゲート、１５・・・レシーバ、１４・・・
Ｄフリップフロップ、１５・・・シリアルコントローラ
、１６．１７・・・バッファアンプ、１８・・・比較デ
ータレジスタ、１９・・・比較器、２０・・・アンドゲ
ート。 特許 出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 同 上 伊 東 哲 也（〜
ψ ′ｗＪ ３ ＠ ■ ＋４ ＠４図
Claims (1)
- 【特許請求の範囲】 １、入出力装置が接続された入出力コントローラからの
要求によりＤＭＡコントローラが中央処理装置の許可命
令を受けて共通バスおよび入出力コントローラを介して
、メモリと該入出力装置間で直接的に情報の授受を行な
うＤＭＡ制御方式において、該入出力コントローラから
ＤＭＡエンド信号を該ＤＭＡコントローラに入力可能と
し、それにより該ＤＭＡコントローラが中央処理装置に
終了割込をかけてＤＭＡ動作を終了させることができる
ようにしたことを特徴とするＤＭＡ制御方式。 ２、前記入出力コントａ−ラに比較データレジスタおよ
び比較器を設け、該比較データレジスタに予め格納され
た比較データとＤＭＡ転送されるキャラクタデータとの
比較を行ない、該比較データと該キャラクタデータとの
一致に基き前記人出カコントローラからＤＭＡコントロ
ーラ４ＣＤ Ｍ Ａエンド信号を入力することを特徴と
する特許請求の範囲第１項に記載の、Ｄ Ｍ Ａ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3504382A JPS58154030A (ja) | 1982-03-08 | 1982-03-08 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3504382A JPS58154030A (ja) | 1982-03-08 | 1982-03-08 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154030A true JPS58154030A (ja) | 1983-09-13 |
Family
ID=12431006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3504382A Pending JPS58154030A (ja) | 1982-03-08 | 1982-03-08 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072057A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | Ｄｍａコントロ−ラ |
| JPS6275857A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 直列伝送方式 |
-
1982
- 1982-03-08 JP JP3504382A patent/JPS58154030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072057A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | Ｄｍａコントロ−ラ |
| JPS6275857A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 直列伝送方式 |
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