JPS62183244A - 同期・非同期データ送受信器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、同期および非同期通信方法による情報の伝送
に間する。特に、本発明は、非同期−同期データ書式変
換および同期−非同期データ書式変換を行うマイクロプ
ロセッサを使用し、同期および非同期的な方法によって
、データを選択的に伝送するための改良装置に間する。

（従来の技術、および、発明が解決しようとする問題点
） モデム（変復調器）は、音声帯域電話回線を通じてデジ
タル計算機間の通信を可能にする装置である。多くのデ
ジタル通信方式は、非同期データ伝送を使用するが、同
期データ伝送を使用して通信を行う計算機も多数ある。

同期データ伝送は、それ自体に問題はない、これは、同
期伝送と非同期伝送との両方を提供する市販の装置があ
るためである。

非同期通信において、文字は、所定の文字書式に基づき
、多数のビットを順次に伝送することにより送られる０
代表的な文字書式において、最初のビットは、スタート
ビットと呼ばれ、その後にデータ伝送が続くことを受信
者に知らせる。次の７ビツトは、データビットと呼ばれ
、伝送される文字を表す、その次のビットは、パリティ
ビットであることが多く、これはデータビット中のエラ
ーを検査するために使用される。最後のビットは、スト
ップビットと呼ばれ、受信者にデータ伝送が終わったこ
とを知らせる。このように、各メツセージは一つの文字
を含む。その次の文字についても前記のシーケンスが実
行され、さらにすべての文字が送られるまでそのシーケ
ンスが続行される０文字は、例えば、字であり、数字で
あり、句読点であり、または制御情報である。

多くの文字書式が使用されている。一般に、データビッ
トの数は５，６，７．または８であり、パリティビット
は偶数、奇数、またはパリティ無し、あるいは省略され
、ストップビットは１，１・ｌ／２．または２である。

また、データ伝送速度は、一般に１１０，１５０，３０
０，６００゜１２００．２４００．４８００，９６００
．１９２００ビット秒（ｂｐｓ）のいずれかである。

二つの装置が通信を行うためには、それらは、同一の文
字書式と同−ｂｐｓのデータ伝送速度を使用する必要が
ある。

同期通信において、メツセージは多くの文字を含んでお
り、たった一つの文字を含んでいるのではない。代表的
な同期メツセージ書式において、最初の８ビツトは一般
に開始フラグと呼ばれ、メツ゛セージの開始を知らせる
ものである。次の８ビツトは、アドレスビットであり、
メツセージが送られるべき局を示す。次の一連のビット
は、伝送される文字または情報を表す。これら一連のも
のは、合理的な長さを持っており、実際には、エラーが
発生する以前に通常に受信されるであろうビットの数に
よってのみその長さが制限される。それらの後に続く１
６ビツトは、フレーム検査シーケンスビットであり、エ
ラーを検出するために使用される。最後の８ビツトは、
メツセージの終わりを知らせるものであり、一般に終了
フラグと呼ばれる。このように、各メツセージは、多く
の文字を含むことができる。

非同期通信と同様に、同期通信においても、各種の異な
るメツセージ書式とデータ伝送速度とが一般に使用され
ており、通信を行う二つの装置は、同一のメツセージ書
式と同一のビット速度とを使用しなければならない。

コンピュータには、通信カード用のスロットを備えてい
るものがある。利用者は、このスロットにモデム器接続
用のシリアル通信カード、または完成モデムを含むカー
ドを挿入できる。一般に、このようなカードは、非同期
通信のみを支援しており、ナショナルセミコンダクタ社
（カリフォルニア州すンタクララ）！！のＩ　Ｎ５８２
５ＯＡなどの非同期通信要素と、マイクロプロセッサと
、電話回線を通じて信号を送受信するために必要なその
他部品とを備える。コンピュータとそのスロットに接続
されたカード上の装置との間のインタフェースは、一般
に非同期である。

例えばザイログ社（カリフォルニア州キャンベル）！！
のＺ８５３０などの同期／非同期通信制御器をｌＮ５８
２５０Ａの代わりに使用することにより、同期通信と非
同期通信との両方を支援するモデムカードを作ることは
可能である。ただし、このような通信制御器は一般に非
同期通信要素より高価であるため、モデム製造業者は、
コストと性能に見合った三種類の装置を提供してきた。

モデム製造業者が同期および非同期の両方の性能を有す
るモデムの製造を決定したとすれば、競争力を維持する
ためにコストまたは利益を切り下げる必要がある。そう
しないと、非同期機能だけを必要とするモデムの購入予
定者は、非同期のみのモデムを低価格で売る他の製造業
者の製品を購入してしまう。また、同期機能を付加する
ことにより、既存の非同期データ通信プログラムとの互
換性゛カイ失われる恐れもある。

モデム製造業者が非同期モデムだけを製造すれば、その
業者は、同期および非同期の両方の機能を必要とするモ
デムの購入予定者を失うことになる。

モデム製造業者が、同期と非同期との二つのモデルのモ
デムを製造すれば、その業者は、一つならず二つの生産
ラインを稼働するためのコストと問題点とを負うことに
なる。

モデム利用者の選択枝は、三つある。つまり、非同期の
みのモデムを購入し同期通信を放棄するか、同期のみの
モデムを購入し非同期通信を放棄するか、高価な同期／
非同期モデムを購入りるかである。

従って、非同期通信要素を使用し、同期および非同期通
信の両方を支援し、非同期のみのモデムに対して価格的
に競争力があり、既存の非同期データ通信プログラムと
互換性のあるモデムが求められる。

また、同期通信書式において、データは、前記したよう
に、全メツセージについて確実にデータが準備されるよ
うな速度で供給されなければならない。また、同期／非
同期通信に対して標準インタフェースを提供し、利用者
が、その使用するモデム装置とは独立して、わずかの簡
単な規則に従うことにより、容易に同期または非同期通
信を実行できることが望まれる。

（問題点を解決するための手段） 本発明は、かかる改良モデムを提供するものである。

一般に本発明は、モデムにおいて、非同期通信に必要な
部品のみを使用することにより、同期および非同期通信
の両方を実行でき、かつ既存の非同期データ通信プログ
ラムとの互換性を維持できるような方法を提供する。

また、本発明は、マイクロプロセッサおよび非同期通信
要素が、同期および非同期通信の両方に必要な書式信号
と制御信号とプロトコル信号とを発生しかつ応答するよ
うな方法を提供する。

詳細には、本発明は、並列バス入出力（１１０）ボート
と直列Ｉ１０ボートとを有するモデムが直列Ｉ１０ボー
トにおいて同期および非同期通信の両方を支援できる方
法および装置を提供する。

これは、非同期通信要素を使用して、並列バスとのイン
タフェースを実現することにより、またマイクロプロセ
ッサを使用して、非同期通信要素に対するデータの流れ
を制御し、かつプロトコル情報を付加し、除去し、また
これに応答し、さらに直列Ｉ１０ボートインタフェース
装置（モデム器）に対するデータの流れを制御すること
により実現される。

さらに詳細には、本発明は、非同期通信に求められるス
タートビットとストップビットとバリティピットとを付
加あるいは除去し、かつ同期通信のある形式において求
められるゼロピットを付加あるいは除去する方法および
装置を提供する。

従って本発明の目的は、非同期通信要素とプロセッサと
モデム器とが同期および非同期通信の両方を実行できる
手段を提供することである。

本発明の他の目的は、同期／非同期通信要素を使用する
モデムよりも低コストにおいて同期および非同期通信の
両方を実行可能なモデムを提供することである。

本発明の他の目的は、数種の異なる同期データ書式にお
いて選択的に通信を実行できるモデムを提供することで
ある。

本発明の他の目的は、同期通信を制御するために独特の
方法で非同期通信制御回線を使用することである。

本発明の他の目的は、原データの流れを保存するような
方法において、第１の地点において同期通信データの流
れにモデム制御命令を挿入し、第２の地点においてデー
タの流れから前記モデム制御命令を除去することのでき
る手段を提供することである。

本発明の他の目的は、原データの流れを保存するような
方法において、第１の地点において同期通信データの流
れにモデムパラメータ状態ワードを挿入し、第２の地点
においてデータの流れから前記モデムパラメータ状態ワ
ードを除去することのできる手段を提供することである
。

（実施例） 図面に基づき本発明の好適実施例を詳細に説明する０図
中、同一符号は、同一部品を示す。第１図は、本発明の
好適実施例を示す概略図である。

外部装置９は、コンピュータ、プロセッサ、データ端末
装置などの計算機類である０本発明の好適実施例は、Ｉ
ＢＭパーソナルコンピュータと共に使用する設計とした
。従って、外部装置９は、好適実施例において、ＩＢＭ
−ＰＣである。ＩＢＭ−ＰＣのバス構造や信号タイミン
グの詳細は、当業者によ゛く知られたもので島り、１９
８４年４月発行のｒｌＢＭ−ＰＣテクニカルリファレン
スマニュアル」に説明されている通りである。このマニ
ュアルは、参考として本明細書にも取り入れた。

外部装置９は、データおよびコマンドを伝送するための
入出力バス（１１０バス）１０を有する、■１０バス１
０のデータバス１１は、８ビット並列ワードを伝送する
ための８本の導線からなる、データバス１１は、双方向
トライステートバッファ１２のＩ１０ボートＡに接続さ
れる。バッファ１２のＩ１０ボートＢは、８ビツトデー
タバス１３を介して、汎用非同期受送信器（ＵＡＲＴ）
１８のＩ１０ボートのラインＤｏ〜Ｄ７に接続される。

ＵＡＲＴｌＢは、通常、非同期通信要素（ＡＣＥ）とも
呼ばれる。好適実施例において、ＵＡＲＴ　１　Ｂは、
ナショナルセミコンダクタ社（カリフォルニア州すンタ
クララ）製のＩ　Ｎ５Ｂ２５０Ａである。ＵＡＲＴｌＢ
の動作の詳細および内部構造は、当業者によく知られて
おり、製造会社であるナショナルセミコンダクタ社発行
の文書も揃っているため、ここでは触れない。

アドレスバス１４は、アドレスデコーダ１６の入力に接
続される。許可信号線１５は、アドレスデコーダ１６の
許可入力に接続される。アドレスデコーダ１６の出力は
、導線１７を介して、バッファ１２の否定許可入力に接
続されてバッファ１２の出力を許可すると共に、ＵＡＲ
Ｔ　１　Ｂの否定チップセレクト２　（ｃ９２）入力に
接続される。

ＵＡＲＴ　１８のチップセレクト０および１　（ｃ５Ｏ
およびＣＳ　１）入力は、導線３日を介して、論理１に
接続される。

アドレスバス２０は、ＵＡＲＴ　１　Ｂのアドレス入力
ＡＯ−Ａ２に接続される。これにより外部装置９は、Ｕ
ＡＲＴｌＢのレジスタを選択し、それに対するデータの
読み取りまたは書き込みが可能となる。データ入力スト
ローブ（Ｄ　Ｉ　５ＴＲ）導線２２は、ＵＡＲＴ、１８
の否定データ入力ストローブ入力に接続される。データ
出力ストローブ（ＤＯＳＴＲ）導線２１は、ＵＡＲＴｌ
Ｂの否定データ出力ストローブ入力に接続される。ＵＡ
ＲＴｌＢの否定アドレスストローブ（ＡＤＳ）入力と、
正常データ入力ストローブ入力と、正常データ出力スト
ローブ入力と、否定データセットレディ入力とは、導線
１９を介し論理０に接続される。

当業者には明らかであるが、データバス１１と、アドレ
スバス１４，２０と、アドレス許可信号線１５と、導線
２１．２２上のデータストローブとは、直通方式で使用
され、外部装置９とｔＪＡＲＴｌＢとの間のデータ転送
を行う。

ＵＡＲＴ　１　Ｂは、１１個のアクセス可能レジスタを
持っている。これは、当業者に知られており、またＵＡ
ＲＴｌＢについての製造者の仕様書にも記載されている
。外部装置９は、これらレジスタにデータを書き込むこ
とによってＵＡＲＴｌＢにコマンドを送るとともに、こ
れらレジスタに記憶されているデータを読むことによっ
てＵＡＲＴｌＢの状態を読み取る。

ＵＡＲＴ　１８のドライバ禁止（ＤＤ　Ｉ　Ｓ）出力は
、導線２５を介して、バッファ１２のデータ方向（Ｄ　
Ｉ　Ｒ）入力と、割込論理回路２４の第１入力とに接続
される。ＵＡＲＴｌＢは、データがＵＡＲＴｌＢのデー
タボートＤＯ〜Ｄ７から読み取られる場合、導線２５に
論理Ｏを置く。導線２５上の論理Ｏは、バッファ１２に
対し、ボートＢが入力でありボートＡが出力であること
を示す。また、導線２５上の論理Ｏは、割込論理回路２
４を使用禁止にする。導線２５上の論理ｌは、ＵＡＲＴ
ｌＢから外部装置９へのデータ転送を許可すると共に、
割込論理回路２４を使用許可とする。製造者の仕様書か
ら分かるように、ＵＡＲＴｌＢのＤＤＩＳ出力は、デー
タがＵＡＲＴ　１８からデータバス１３へ読み出される
場合、論理０である。

ＵＡＲＴ　１　Ｂの否定第２出力（ＯＵ　Ｔ　２）と割
込出力（ＩＮＴ）とは、各々導線２７．２６を介して、
トライステート割込論理回路２４の第２入力および第３
入力に接続される。ＵＡＲＴ　１８が導ｔＩ５Ａ２７上
に論理１を置くと、割込論理回路２４は、高インピーダ
ンス出力を持つようになる。ＵＡＲＴｌＢが導線２５に
論理１を置き導線２７に論理０を置くと、割込論理回路
２４の出力は、ＵＡＲＴｌＢの割込出力に従う０割込論
理回路２４の出力は、導線２３を介してバス１０に接続
される。ＵＡＲＴ　１　Ｂにより導線２７上に置かれた
０ＵＴ２信号は、ＵＡＲＴｌＢに対する外部装置９から
のコマンドにより制御される。このため、外部装置９は
、ＵＡＲＴ　１　Ｂの割込機能の使用を許可または禁止
できる。

バス１０のリセット導線３０は、ＵＡＲＴｌＢのリセッ
ト入力と、リセット論理回路３１の第１入力とに接続さ
れる。ｔＪＡＲＴＩＢの否定第１出力（ＯＵＴＩ）は、
導線３２を介して、リセット論理回路３１の第２入力に
接続される。リセット論理回路３１の出力は、導線３３
によって、プロセッサ４７の否定リセット入力と、復号
論理／ラッチ回路７７の否定リセット入力とに接続され
る、導線３０上に論理１があれば、ＵＡＲＴ　１　Ｂと
、プロセッサ４７と、復号論理／ラッチ回路７７とがリ
セットされる。

また、外部装置９は、ｔＪＡＲＴｌＢにコマンドを送り
、導線３２に論理Ｏを置かせて、プロセッサ４７と復号
論理／ラッチ回路７７とをリセットさせる。リセット論
理回路３１は、導線３０に論理１がある場合、または導
線３２に論理Ｏがある場合、単一のｌｏμＳのパルス出
力を提供する。

リセット論理回路３１の構成方法は、当業者によく知ら
れている。

クロック４２の第１出力は、導線４１を介してＵＡＲＴ
　１８の入力ＸＴ八Ｌｌに接続される。この第１出力の
周波数は、好適実施例において、１．８４３ＭＨｚであ
る。クロック４２の第２出力は、導線４３を介して、プ
ロセッサ４７の入力ＸＴＡＬ　１に接続される。この第
２出力の相補出力は、導線４４により、プロセッサ４７
の入力ＸＴＡＬ２に接続される。好適実施例において、
この第２出力の周波数は、７．３７２ＭＨｚ’？７ある
。

プロセッサ４７は、ザイログ社（カリフォルニア州、キ
ャンベル）！１の２８６８１などのマイクロプロセッサ
である。プロセッサ４７は、４個の８とットボートを有
する。これらは、ボート０（ＰＯＯ−ＰＯ７）　、ボー
ト１（ＰＩＯ〜Ｐ１７）、ボート２　（Ｐ２０〜Ｐ２７
）、およびボート３（Ｐ３０〜Ｐ３７〉である、２８６
８１（７）動作の詳細は、製造者が開示している。

ＵＡＲＴ　１　Ｂの非同期直列データ出力（ＳＯＵＴ）
は、導線３５を介して、プロセッサ４７の入力Ｐ３０と
、４＝１デユアルマルチプレクサ５６の入力ＹＯとに接
続される。プロセッサ４７の出力Ｐ２０は、導線５０に
よって、マルチプレクサ５６の入力ＹｌおよびＹ２に接
続される。マルチプレクサ５６の入力Ｙ３は、導線５１
によって、論理ｌに接続される。マルチプレクサ５６の
出力Ｙは、導線５７によフて、モデム器６０の送信デー
タ入力（ｃＴＸＤ）に接続される。

モデム器６０の入力ＣＴＸＤに６与えられるデータは、
ＵＡＲＴｌＢからのデータ５ＯＵＴか、プロセッサ４７
からのデータＰ２０か、導線５１上の論理ｌかから選択
できることが容易に分かる。

伝送しようとするデータとその経路とがこのように選択
できるので、データの非同期伝送および同期伝送の両方
について、適切な書式およびプロトコルの選択が可能で
ある。

モデム器６０の受信データ出力（ｃＲＸＤ）は、導＆ｇ
５５を介して、プロセッサ４７の入力Ｐ２７と、マルチ
プレクサ５６の入力ＸＯ，Ｘ２とに接続される。プロセ
ッサ４７の出力Ｐ３７は、導線５２によって、マルチプ
レクサ５６の入力ｘ１、Ｘ３に接続される。マルチプレ
クサ５６の出力Ｘは、導線３４によって、ＵＡＲＴｌＢ
の非同期直列データ入力（Ｓ　Ｉ　Ｎ）に接続される。

モデム器６０の受信データ出力は、ＵＡＲＴｌＢの入力
ＳＩＮに直接送るか、またはプロセッサ４７を介して間
接的に送るか、選択できることが容易に分かる。このよ
うに受信データの経路が選択できるので、データの同期
受信および非同期受信の両方について、適切な書式およ
びプロトコルの選択が可能である。

モデム器６０は、モジュレータと、デモシュレータと、
クロックと、動作状態および動作制御論理と、レジスタ
とからなる。モデム器６０の構成方法は、当業者によく
知られている。特に、モデム器６０は、現在人手可能な
モデムチップセットを利用することができるし、ＭＳＩ
およびＬＳＩ集積回路を使用して構成することもできる
。

モデム器６０は、伝送データクロラフ（ｃＴＸＣＬＫ）
と、受信データクロック（ｃＲＸＣＬＫ）との２個のク
ロック出力を有する。出力ＣＴＸＣＬＫは、導線６４に
よってプロセッサ４７の入力Ｐ３１に接続され、プロセ
ッサ４７からモデム器６０への送信データの伝送を同期
させるために使用される。出力ＣＲＸＣＬＫは、導線６
５によってプロセッサ４７の入力Ｐ３２に接続され、モ
デム器６０からプロセッサ４７への受信データの伝送を
同期させるために使用される。出力ＣＴＸＣＬＫおよび
ＣＲＸＣＬＫは、同期モードでのみ使用される。

プロセッサ４７の出力Ｐ２１およびＰ２２は、各々導線
５３．５４によって、マルチプレクサ５６の制御入力Ａ
、Ｂに接続される。従ってプロセッサ４７は、同期動作
が所望されているか非同期動作が所望されているかに応
じて、マルチプレクサ５６の動作を制御する。

プロセッサ４７の出力Ｐ２６は、導線６６を介して、モ
デム器６０の否定リセット入力に接続される。プロセッ
サ４７の読取り／否定書込み（Ｒ／Ｗ）出力は、導線６
７を介して、読取り／書込み論理回路７１の第１入力に
接続される。プロセッサの否定データストローブ（ＤＳ
）出力は、導線７０を介して、読取り／書込み論理回路
７１の第２入力と、復号論理回路７７の否定データスト
ローブ（Ｄ　Ｓ）とに接続される。読取り／書込み論理
回路７１の読取り出力は、導線７２によって、モデム器
６０の読取り入力に接続される。読取り／書込み論理回
路７１の否定書込み出力は、導線７３によって、モデム
器６０の否定書込み入力に接続される。読取り／書込み
論理回路７１は、導線６７上の単一の読取り／書込み信
号を、二つの別個の信号として導線７２．７３に送る。

読取り／Ｗ込み論理回路７１は、導線７０上の論理０に
よって許可される。

プロセッサ４７の人出力ＰＩＯ−Ｐ１７は、８ビツト双
方向データバス７４によって、モデム器６０の入出力Ｄ
Ｏ〜Ｄ７と、復号論理回路７７のアドレス／データバス
（ＡＤＢ）入力と、リードオンリーメモリ（ＲＯＭ）９
０の出力Ｄｏ−Ｄ７とに接続される。モデム器６０は、
動作状態レジスタと動作制御レジスタとを有する。読取
り／！！込み論理回路７１と、復号論理回路７７と、デ
ータバス７４とは、プロセッサ４７がモデム器６０に対
して読取りおよび書込みを行うことを可能にし、これに
よってモデム器６０の動作をモニタし制御することが可
能になる。

プロセッサ４７の出力Ｐ００〜ＰＯ７は、８ビツトアド
レスバス７５によって、復号論理回路７７のアドレスバ
ス（ＡＢ）と、ＲＯＭ９０の６個の最上位ビットアドレ
ス入力（Ａ８〜Ａ１２）とに接続される。プロセッサ４
７の否定アドレスストローブ（ＡＳ）出力は、導線７６
を介して、復号論理回路７７の否定アドレスストローブ
入力に接続される。復号論理回路７７は、アドレス／デ
ータバス７４とアドレスバス７５とにある信号を受け入
れ、数個の出力信号を発生する。

復号論理回路７７の第１制御出力（ｃ１）は、６ワイヤ
導線８７によって、モデム器６０の６制御入力に接続さ
れる。好適実施例に置いて、これら６個の制御入力は、
モデム器６０内の特定のレジスタを選択し使用許可して
、読取り動作または書込み動作を行うために使用される
。

復号論理回路７７の第２制御（ｃ２）出力は、４ワイヤ
導線８６によって、電話回線インタフェース８０の４個
の制御入力に接続される。電話回線インタフェース８０
は、電話回線８１へのフックスイッチ（図示せず）接続
を制御し、電話回線８１への他の装置（図示せず）の接
続または切断を行う等の動作をする。

モデム器６０の変調送信データ出力（ＴＸＤ）は、導線
８２によって、回線インタフェース８０の変調送信デー
タ入力（ＴＸＤ）に接続される。

回線インタフェース８０の変調受信データ出力（ＲＸＤ
）は、導線８５によって、モデム器６０の変調受信デー
タ入力に接続される。回線インタフェース８０の電話回
線端末（ＴＩＰおよびＲＩＮＧ）は、電話回線８１に接
続される。電話回線８１は、双方向直列データ伝送手段
であるため、回線インタフェース８０は、デュプレクサ
（図示せず）を含む。このデュプレクサは、電話回線８
１にＴＸＤ信号を置くと共に、電話回線８１からＲＸＤ
信号を回収する。

モデム器６０は、電話番号のトーンダイヤル用のデュア
ルトーン多重周波数（ＤＴＭＦ））−ン発生器を含む、
モデム器６０のＤＴＭＦ出力は、導線８３によて、回線
インタフェース８０のＤＴＭＦ入力に接続される０回線
インタフェース８０は、これらのＤＴＭＦ信号を電話回
線８１に送る、また、モデム器６０は、電話番号のパル
スダイヤル用のパルス発生器を含む、モデム器６０のパ
ルス出力は、導線８４によって、回線インタフェース８
０のパルス入力に接続される０回線インタフェース８０
は、これらのパルスダイヤル信号を電話回線８１に送る
。回線インタフェース８０の構成方法は、当業者によく
知られている。

電話回線８１は、遠隔装置１００の電話端末機に接続さ
れる。遠隔装置１００は、一般に、同期および（または
）非同期モデムを設けたデータ端末装置である０本発明
の目的は、外部装置９が同期または非同期で遠隔装置１
００と通信することを可能にすることである。

復号論理回路７７は、プロセッサ４７がＲＯＭ９０から
データを読み取ることを可能にする。復号論理回ｖｔＪ
７７のアドレス出力（ＡＯ−Ａ７）は、ＲＯＭアドレス
バス９１によって、ＲＯＭ９０の下位８ピツ）　（ＡＯ
−Ａ７）入力に接続される、復号論理回路７７の否定チ
ップ選択出力は、導線９２を介して、ＲＯＭ９０の否定
チップ選択入力に接続される。復号論理回路７７の否定
出力許可出力（ＯＥ）は、導線９３によって、ＲＯＭ９
０の否定出力許可入力に接続される。復号論理回路７７
は、バス７５上の信号に応じて、バス９１と導線９２．
９３とに適切な信号を与え、プロセッサ４７がバス７４
を介してＲＯＭ９０からデータを読み取ることを可能に
する。ＲＯＭからのデータの読取りを制御するための復
号論理回路７７の構成方法は、よく知られている。ＲＯ
Ｍ９０は、プロセッサ４７用として、動作命令とデータ
定数とを持っている。

復号論理回路７７の否定送信可（ｃＴＳ）出力は、導線
４５によって、ＵＡＲＴ　１　Ｂの否定ＣＴＳ入力に接
続される。この否定ＣＴＳ信号は、同剪月モードにおい
てＵＡＲＴ　１８からブロモ・ソサ４７へのデータの流
れを制御するために使用される。プロセッサ４７がＵＡ
ＲＴ　１　Ｂから（ＳＯＵＴを経由して）さらにデータ
を受け入れる準備ができている場合、プロセッサ４７は
、バス７４，７５と導線７０．７６とに信号を送り、復
号論理回路７７に対し、論理Ｏを否定ＣＴＳ導線４５に
送らせる。

復号論理回路７７の否定データキャリア検出（ＤＣＤ）
出力は、導線４６によって、ＵＡＲＴｌＢの否定ＤＣＤ
入力に接続される。電話回線８１に遠隔装置１００から
のデータキャリアがあれば、モデム器６０は、それを検
出し、その状態レジスタの一つにデータキャリア検出（
ＤＣＤ）フラグを立てる。プロセッサ４７は、モデム器
６ｏの状態レジスタを定期的に読み取る。モデム器６゜
にＤＣＤフラグが立っていれば、プロセッサ４７は、復
号論理回路７７に対し、論理０を導線４６に送らせる。

導線４６に論理０が送られると、ＵＡＲ７１８の状態レ
ジスタにＤＣＤフラグが立てられる。ＵＡＲＴ　１　Ｂ
にＤＣＤフラグが立てられるとまたは下げられると、Ｕ
ＡＲＴ　１　Ｂは割込を発生させる。この割込によ→て
、外部１ｆｔ９は、ＵＡＲＴｌＢの状態レジスタを読み
、電話回線８１上のデータキャリアにおける変化を判断
する。

２４００ｂｐｓの同期通信モードが選択されたと仮定す
る。データは、モデム器６０によって、遠隔装置１００
から２４００ビット／秒の速度で受信される。復調され
たデータは、その速度で、マルチプレクサ５６を介し、
プロセッサ４７に送られる。プロセッサ４７は、受信し
たデータを復号し、それにスタートビットとストップビ
ットとパリティビットとを付加し、それをマルチプレク
サ５６を介してＵＡＲＴ　ｌ　ＢのＳＩＮ入力に非同期
的に送る。同期受信されたデータは、２４００ｂｐｓの
速度で、モデム器６０からプロセッサ４７に送られる。

プロセッサ４７は、入りデータに対し適切なゼロビット
削除とＮＲＺ／ＮＲＺ　１復号とを行い、この処理され
たデータにスタートビットとストップビットとパリティ
ビットとを付加し、それを非同期的にＵＡＲＴ　１　Ｂ
に送る。また、下記するように、プロセッサ４７は、Ｕ
ＡＲＴ１８〜へのデータの流れに１個以上の状態ワード
を挿入りる必要がある。プロセッサ４７は、モデム器６
０から受け取る以上のビットをＵＡＲＴ　１　Ｂに送ら
ねばならないため、プロセッサ４７とＵＡＲＴｌＢとの
間のデータ伝送速度は、モデム器６０とプロセッサ４７
との間のデータ伝送速度よりも大きくなければならない
。好適実施例に置いて、プロセッサ４７とＵＡＲＴ　１
　Ｂとの間のデータ伝送速度は、９６００ｂｐｓに選択
した。

プロセッサ４７は、モデム器６０から完全なデータワー
ドを受け取るまで待ち、それからＵＡＲＴｌＢへの非同
期伝送に必要な付加ビットをその受け取ったデータに加
える。つまり、受信データは、モデム器６０が変調デー
タを受信してから約１ｍｓ後に、ＵＡＲＴ　１　Ｂに到
達する。ＵＡＲＴｌＢは、プロセッサ４７からデータワ
ードを受け取ると、割込を発生させる０次に、外部装置
９は、この割込に応じて、ＵＡＲＴ　１　Ｂから新しい
データワードを読み取る。従って外部装置９は、ＵＡＲ
７１８からの割込に迅速に応答し、ＵＡＲＴ１８のデー
タを読む必要力〜ある０割込に対する応答やＵＡＲＴ　
１　Ｂからのデータの読取りが非常に遅いと、ＵＡＲＴ
　１　Ｂは、下記に説明する２値開期通信（Ｂ　Ｓ　Ｃ
）モードにおけるプロセッサ４７の空、き選択状態への
リセットや、同様に下記に説明する高レベルデータリン
ク制御（ＨＤＬＣ）／同期データリンク制御（ＳＤＬＣ
）モードに置ける打ち切り信号の送出に才゛いて問題を
生ずると共に、受信データが消失する恐れもある。

同様にしてＵＡＲＴ　１　Ｂは、９６００ｂｐｓの速度
で送信データをプロセッサ４７に非同期的に送る。プロ
セッサ４７は、スタートビットとストツブビットとパリ
ティビットとを削除し、データを符号化し、このデータ
を２４００ｂｐｓの速度でモデム器６０に送る。プロセ
ッサ４７のデータ記憶スペースは限られており、データ
は９６００ｂｐｓでＵＡＲＴ　１　Ｂから受け取られ２
４００ｂｐｓでモデム器６０に送られるので、プロセッ
サ４７はＵＡＲＴ　１　Ｂからのデータの流れに割込を
行うための手段を必要とする。ＣＴＳ導線４５は、〜Ｕ
ＡＲＴ］Ｂとプロセッサ４７との間で初期接続手順（ハ
ンドシェーキング）を行うために使用されるので、ＵＡ
ＲＴ　１８からプロセッサ４７へのデータの有効スルー
ブツトは、プロセッサ４７からモデム器６０へのデータ
のスルーブツトにほぼ等しい。

ＵＡＲＴ　１　Ｂの否定データ端末レディ（ＤＴＲ）出
力は、導線３６によって、プロセッサ４７０入力Ｐ３３
に接続される。ＵＡＲＴｌＢの否定送信可能（ＲＴＳ）
出力は、導線３７によって、プロセッサ４７の入力Ｐ２
５に接続される。ブロモｙ７　サ４７　（７）出力Ｐ２
３は、導ｗＡ４０　！：　、ｋ　−３１”、ＵＡＲＴｌ
Ｂの否定リング標識（ＲＩ）入力に接続される。これら
信号の使用については下記する。

ＵＡＲＴ　１　Ｂの否定ボー出力（ＢＡＵＤ）は、導線
３９によって１．ＵＡＲＴｌＢの受信器クロック入力（
ＲＣＬＫ）に接続される。この接続により、ＵＡＲＴ　
１　Ｂは、データの送受信につき、プロセッサ４７と同
一ビット速度を使用することになる。

ｌ」Σ他ｎ 第１図に示す好適実施例では、本発明装置は外部装置９
の並列データバスｌＯに接続されている、しかし、応用
例によっては、外部装置９は、点線９９の左側にある部
品と、標準Ｒ９−２３２インタフエース（導線３４，３
５．３６．３７，４０．４５．４６）を有することもで
きる。この場合、リセット導線３３は準備されない場合
が多いので、ソフトウェアを使用してプロセッサ４７に
命令を送り、内部的にまたはアドレス可能なリセット出
力を付加することによって、復号論理回路７７をリセッ
トさせる。また、この・混成外部装置９は、これら導線
のいくつかにある信号の各種の意味を認識するようにプ
ログラムしておく必要がある。従フて、本発明は、アク
セス可能な並列データバスを有する外部装置９と共に使
用される形態のみに限定されるものではない。

工旦エユム 好適実施例において、ＵＡＲＴ　１　Ｂの入力信号と出
力信号との意味は、標準Ｒ５−２３２の意味とは異なる
。従って、外部装置９は、これら信号の次のような意味
を認識するようにプログラムされる。同期モードにおい
て、プロセッサ４７は、送信データと受信データとの両
方を処理する。従って、プロセッサ４７は、直列人・直
列出の送信データ処理装置と、直列人・直列出の受信デ
ータ処理装置とを含むものと考えられ、これらは各々送
信器および受信器と呼ばれる。

導線３６上のＤＴＲ信号は、プロセッサ４７に同期モー
ドを抜け出し、非同期コマンドモードに入るよう命令す
る。プロセッサ４７が同期モードから非同期コマンドモ
ードに入る場合、プロセッサ４７は、モデム器６０と回
線インタフェース８０とに対し、電話回線８１を介して
の遠隔装置１００への接続が維持されるべきか切断され
るべきかについて命令を出す必要がある。従って、外部
装置９は、利用者の所望に応じて、あらかじめプロセッ
サ４７に対し、その接続を維持すべきか切断すべきかの
命令を送らなければならない。

導線３７上のＲＴＳ信号は、プロセッサ４７に対し、プ
ロセッサ４！内の受信器をリセットするように命令する
（受信器を空き選択状態にする）、導線４０上のＲ１信
号は、外部装置９に対し、フレームの終わりが伝送され
ることを知らせると共に、プロセッサ４７内の送信器が
アイドル状態に入ろうとすることを知らせる。

導線４５上のＣＴＳ信号は、外部装置９に対し、プロセ
ッサ４７が送信データをそれ以上受け入れ不可能である
ことを知らせる。導線４Ｇ上のＤＣＤ信号は、外部装置
９に対し、モデム器６０が電話回線８１上にデータキャ
リアを検出したことを知らせる。

外部装置９は、Ｒ１信号、ＣＴＳ信号、およびＤＣＤ信
号の状態に変化があると、ｖ１込を発生するようにＵＡ
ＲＴ　１　Ｂをプログラムする。また、外部装置９は、
プロセッサ４７に対し、モデム器６０のプログラムにつ
いても指示を行う必要がある。

下記に説明するように、プロセッサ４７は、外部装置９
に対し、ＵへＲＴ１８を経由して状態ワードを周期的に
送る。好適実施例において、この状態ワードは、次のよ
うな情報を含む。つまり、フレームの終わりを受け取り
、フレーム検査シーケンスは良好である；フレームの終
わりを受け取り、フレーム検査シーケンスは不良である
；アイドルフラグを受け取る：マークアイドルを受け取
る；同期モードを抜け出る；同期モードに入る；ＲＴＳ
コマンドを識別した（プロセッサ４７の受信器がリセッ
トされた）；受信データの中に打ち切り信号があった、
などの情報である。

ロ　　　−−＝ 非同期データ動作において、プロセッサ４７は、導線５
３．δ４に論理Ｏを置く。これにより、マルチプレクサ
５６は、その入力ＹＯを出力Ｙに接続し、入力ｘＯを出
力Ｘに接続する。このため、ＵＡＲＴｌＢの送信データ
出力（ＳＯＵＴ）は、モデム器６０の送信データ入力（
ｃＴＸＤ）に接続され、モデム器６０の受信データ出力
（ｃＲＸＤ）は、ＵＡＲＴ　１　Ｂ（７）受信データ入
力（ＳｒＮ）に接続される。従フて、送信データおよび
受信データは、プロセッサ４７の影響を受けずに、ＵＡ
ＲＴｌＢとモデム器６０との間で伝送される、ＵＡＲＴ
ｌＢとモデム器６０との間のデータ伝送は非同期であり
、モデム器６０によって導線６４．６５上に与えられる
送信データクロック（ｃＴ　Ｘ　ＣＬ　Ｋ　）と受信デ
ータクロック（ｃＲＸＣＬＫ）とは、ＵＡＲＴ　１　Ｂ
によって使用されない。

導ｖＡ３５上のＵＡＲＴ　１　Ｂからの送信データと、
導線５５上のモデム器６０からの受信データとのエスケ
ープシーケンス、動作命令などは、プロセッサ４７によ
ってモニタされる。

ｉ　コマ″＝ 外部装置９は、ＵＡＲＴｌＢからＤＴＲ導線３６上に論
理Ｏを送らせることにより、またはＵＡＲＴｌＢの５Ｏ
ＵＴ出力を経由してコマンドを送ることにより、プロセ
ッサ４７に対し、非同期コマンドモードに入るように命
令する。プロセッサ４７は、最初に通電された時も、非
同期コマンドモードに入る。プロセッサ４７が非同期コ
マンドモードに入ると、外部装置９は、プロセッサ４７
の動作制御レジスタに適切なデータを書込むことによっ
てプロセッサ４７をプログラムする。外部装置９は、Ｕ
ＡＲＴ　１　Ｂの送信バッファレジスタに適切なコマン
ドワードを書き込むことにより、それを遂行する６次に
、ＵＡＲＴ　１　Ｂは、これらのコマンドワードをプロ
セッサ４７に非同期的に送る。プロセッサ４７は、非同
期コマンドモードにあるので、これらのワードをコマン
ドと解釈し、それらに応答する。この技術は、外部装置
９がプロセッサ４７にコマンドを送り、所望の動作パラ
メータでモデム器６０をプログラムするためにも使用さ
れる。

週」Ｌ動」〔ミ」Ｊｌ 同期動作において、プロセッサ４７は、導線５３に論理
Ｏを送り、導線５４に論理１を送る。従って、マルチプ
レクサ６６は、その入力Ｙｌを出力Ｙに接続し、入力ｘ
１を出力Ｘに接続する。

導線３６上のＵＡＲＴ　１８からプロセッサ４７への送
信データの流れは、プロセッサ４７で処理され、次に導
線５０とマルチプレクサ５６と導線５７とを介してプロ
セッサ４７からモデム器６゜へ送られる。導線５５上の
モデム器６０からプロセッサ４７への受信データの流れ
は、プロセッサ４７で処理され、次にプロセッサ４７か
ら導線５２とマルチプレクサ５６と導線３４とを経由し
てＵＡＲＴ　１　Ｂに送られる。

同期動作において、データは、ＵＡＲＴ　１　Ｂとプロ
セッサ４７との間においては非同期的に流れ、プロセッ
サ４７とモデム器６０との間においては同期的に流れる
。

ＵＡＲＴ　１　ｅ内の送信バッファが空の場合、つまり
ＵＡＲＴ　１　Ｂ内の最後の送信ワードがプロセ・ンサ
４７に送られてしまった場合、ＵＡＲＴ　１　Ｂは割込
を発生する。これにより、外部装置９は、その割込を読
み取り、バス１０を介して次の送信ワードなＵＡＲＴ　
１　Ｂに送る。外部装置９からプロセッサ４７への送信
データの流れ制御は、導線４５上のＵＡＲＴ　１　Ｂの
ＣＴＳ入力を使用することにより、非同期的に遂行され
る。プロセッサ４７が導線４６上のＣＴＳ信号の状態を
変化させるごとに、ＵＡＲＴ　１　Ｂは割込を発生する
。外部装置９は、この割込に応答し、導線４５上のＣＴ
Ｓ信号の状態を決定する。プロセッサ４７が別のデータ
を受入可能であれば、プロセッサ４７は導線４５上に論
理Ｏを送る。これは、外部装置９に対し、次の送信文字
ワードをＵＡＲＴ　１　Ｂを介してプロセッサ４７に送
るよう通知する。プロセッサ４７が別のデータを受け入
れできない場合、プロセッサ４７は、導線４５上に論理
ｌを送る。これにより、外部装置９は、別の文字ワード
をＵＡＲＴｌＢを経由してプロセッサ４７に送らないよ
う通知される。導線４５上のＣＴＳ信号は、ＵＡＲＴｌ
Ｂの５ＯＵＴ送信器に影響を及ぼさない。プロセッサ４
７がＣＴＳ信号を変化させる時間と、外部装置９が割込
に応答し適切な方法で動作する時間との間には、ある程
度の遅れがある。

プロセッサ４７が１ワード送信バツフアのみしか持って
いない場合、前記の遅れによって、プロセッサ４７は送
信データネ足となり、不正確にフレームの終わりを送り
始めることになるか、または送信バッファのオーバフロ
ーにより送信データが失われることになる。これは、Ｕ
ＡＲＴｌＢがその送信保持レジスタ内にあるすべての送
信データを自動的に送ってしまうからである。このよう
な好ましくない状態を発生させないために、プロセッサ
４７は、４ワード送信ＦＩＦＯバツフアを持つようにプ
ログラムされる。この４ワード送信ＦＩＦＯバツフアは
、遅延時間を補償するので、フレームの終わりの不正確
な送信や、送信データワードの過剰書込み発生の可能性
は、著しく減少する。

プロセッサ４７は、復号論理回路７７に対し、送信ＦＩ
ＦＯバッファ内にｌ〜２ワード残っている場合はＣＴＳ
導線４５上に論理Ｏを送らせ、送信ＦＩＦＯバッファが
２ワードよりも多く持っている場合はＣＴＳ導線４５上
に論理１を送らせる、プロセッサ４７の送信ＦＩＦＯバ
ッファが空になると、プロセッサ４７により、フレーム
の終わりのシーケンスがモデム器６０に送られる。

ＵＡＲＴ　１　Ｂは、否定ＣＴＳ信号の状態が変化する
と、導線２６上に割込信号（論理１）を送る、これによ
り、割込論理回路２４は、バス１０の導線２３に割込信
号を送る。外部装置９は、導線２３上に割込信号を発見
すると、ＵＡＲＴ　１　Ｂに対し、割込状態ワードを要
求する（割込同定レジスタの内容を読み取る）、従って
、外部装置９は、ＵＡＲＴｌＢを介して否定ＣＴＳ信号
の状態をモニタする。

導線４５上の否定ＣＴＳ信号が論理Ｏになった場合、外
部装置９は、次の送信文字をＵＡＲＴｌＢに送るに当り
、長い遅延を発生させてはならない、これは、前記した
ように、プロセッサ４７は、送信ＦＩＦＯが空になると
、フレームの終わりをモデム器６０に送ってしまうから
である。送信ＦＩＦＯバッファが空になると、プロセッ
サ４７は、否定リング標！ａ（Ｒ１）導線４０に論理１
を送る。これにより、ＵＡＲＴｌＢは、導線２３上に割
込信号を発生する。この割込信号に応答して、外部装置
９は、ＵＡＲＴ　１　Ｂに対し、割込状態ワードを要求
する。従って、外部装置９は、フレームの終わりが送ら
れることを判定できる。

外部装置９は、フレームの終わりが不正確に送られるこ
とを検出すると、つまり送信されるべきメツセージが完
全に送られていないと、ＵＡＲＴｌＢへの命令（中断）
をバスｌＯに送り、ＵＡＲＴｌＢに対し、打ち切り文字
をプロセッサ４７に送らせる。これにより、依然として
モデム６０にフレームの終わりのシーケンスを送ってい
るプロセッサ４７は、そのフレームの終わりの送信を停
止し、次に打ち切り文字をモデム６０に送る。この打ち
切り文字は、遠隔装置１００に対し、送信されたメツセ
ージ内にエラーがあったことを通知する。外部装置９は
、そのメツセージを再度送信するように構成されている
必要がある。

プロセッサ４７からモデム器６０への同期送信データの
流れは、導線６４上のモデム器６０の送信データクロッ
ク（ｃＴＸＣＬＫ）出力を使用することによって遂行さ
れる。導線６４上の各クロックパルスは、プロセッサ４
７に対し、送１ｉＦＩＦＯバッファ内の送信ワードの１
ビツトを導線５０に送らせる。その１ビツトは、モデム
器６０の直列データ入力（ｃＴＸＤ）に接続される。

送信ＦＩＦＯバッファ内のｌ送信ワードの全ビットが送
られてしまうと、プロセッサ４７は、送信ＦＩＦＯバッ
ファ内の次の送信ワードのビットを送り始める。送信Ｆ
ＩＦＯバッファ内のすべての送信ワードがモデム器６０
に送られてしまい、新しいワードが全く受信されないと
、送信ＦＩＦＯバッファは空になり、プロセッサ４７は
、フレームの終わりをモデム器６９に送り始める。

モデム器６０からプロセッサ４７への同期受信データの
流れは、導線６５上のモデム器６０の受信データクロッ
ク（ｃＲＸＣＬＫ）によって実行される。導線６５上の
各クロックパルスは、プロセッサ４７に受信データワー
ドの１ビツトを送る。プロセッサ４７は、４ワード受信
ＦＩＦＯバツフアを持っている。一つの受信ワードのす
べてのビットがプロセッサ４７により受信されると、プ
ロセッサ４７は、そのワードを受信ＦＩＦＯバッファ内
に置き、次の受信ワードの構築を始める。

プロセッサ４７からＵＡＲＴｌＢへの受信データの流れ
は、非同期的である。プロセッサ４７は、受信ワードを
構築しそれを受信ＦＩＦＯバッファに移動すると同時に
、そのワードを、導線５２とマルチプレクサ６６と導線
３４とを経由して、非同１１ＪＩ！！式においてＵＡＲ
ＴｌＢに送る。

ＵＡＲＴ　１　Ｂは、プロセッサ４７から一つの完全な
ワードを受け取ると、割込を発生する。外部１ＬＴｒ９
は、この割込に応答し、受信ワードを読み取る。

■」ＬＬ五− プロセッサ４７は、選択された同期書式に基づき、送信
ワードおよび受信ワードを処理する。現在まで、数多く
の同期データ書式が開発されている０本好適実施例にお
いては、高レベルデータリンク制御（ＨＤＬＣ）書式、
同期データリンク制御（ＳＤＬＣ）書式、および２値同
期通信（ＢＳＣ）書式を選択したが、これは、これらが
最も広く使用されている書式だからである。ただし、他
の同期データ書式を実施することも容易である。

第２図は、ＨＤＬＣおよびＳＤＬＣ動作のフレーム構造
を示す、ＨＤＬＣ／５ＤＬＣフラグ文字１０１は、２進
数ｒｏ１１１１１１０」を有する、アドレス文字１０２
は、メツセージが送られる局のアドレスである。

受信データモードにおいて、プロセッサ４７は、外部装
置９により、アドレス文字１０２を検査または無視する
ように命令される。プロセッサ４７がアドレス文字１０
２を検査するように命令された場合、アドレス文字１０
２が利用置局のアドレスにも送信局アドレス（２進数、
１１１１１１１１）にも一致しなければ、プロセッサ４
７は、外部装置９に全くメツセージを送らない、アドレ
ス文字１０２が利用置局のアドレスまたは送信局アドレ
スに一致した場合、あるいはプロセッサ４７がアドレス
文字１０２を無視するように命令された場合、プロセッ
サ４７は、アドレス文字１０２をデータとして扱い、外
部装置９に全メツセージを送る。

受信モードにおいて、プロセッサ４７は、Ｎ個のデータ
ビット１０３とフレーム検査シーケンス（ＦＣＳ）とを
処理し、これらを外部装置９に送る。Ｎは特定できない
変数なので、プロセッサ４７は、終了フラグ１０５を受
信するまで、データ１０３とＦＣ３１０４との相違を区
別できない。

フラグ１０５は、フラグ１０１と同一である。ＦＣＳ　
１０４は、フラグ１０５の直前の１６ビツトである。従
って、プロセッサ４７は、フラグ１０５を検出すると、
外部装置９へのデータ１０３とＦＣＳ　１０４との送信
を完了し、受信データ１０３についてのＦＣ３計算の結
果とＦＣＳ　１０４とを比較し、外部装置９に状態ワー
ドを送る。この状態ワードは、外部装置９に対し、フレ
ームの終わりが受信されたことと、ＦＣ５比較が良好で
あるか不良であるかとを通知する。

送信データモードにおいて、外部装置９はアドレス文字
１０２を発生し、プロセッサ４７はこのアドレス文字を
データ１０３と全く同様に処理する。

送信モードにおいて、プロセッサ４７は、ＦＩＦＯバッ
ファが空になると、Ｆｅ２１０４とフラグ１０５とを発
生する。前記したように、送信ＦＩＦ’Ｏバッファが空
になった場合、プロセッサ４７は、外部装置９に対し、
フレームの終わりが送られることを通知する。フレーム
の終わりのシーケンスは、Ｆｅ２１０４とフラグ１０５
とからなるものである。従って、プロセッサ４７がフレ
ームの終わりのシーケンスを発生し始め、しかもメツセ
ージが完了していない場合は、外部ｉｉ９は、フラグ１
０５が完全に送られてしまう前に、プロセッサ４７に対
し打ち切り信号を送らねばならない。

第３図は、ＢＳＣＷ式のフレーム構造を示す。

同期文字１１０および１１１は、常に同一でありプログ
ラム可能である。外部装置９は、プロセッサ４７に対し
、同期文字１１０および１１１の値について指示を出す
、Ｎ個のデータ文字１１２ａ〜１１２ｎの各々は、８ビ
ツトの長さである。

送信モードにおいて、プロセッサ４７が外部装置９から
最初のデータ文字１１２ａを受け取ると、プロセッサ４
７は、同期文字１１０および１１１を発生し、それらを
モデム器６０に送り、次にデータ１１２をモデム器６０
に送る始める。送信ＦＩＦＯバッファが空になると、プ
ロセッサ４７は、外部装置９の制御下で選択されたマー
クアイドルまたは同期文字を発生し送信する。

ＢＳＣモードにおいて、プロセッサ４７は、外部装置９
に対し、ＲＩ導線４７とＵＡＲＴ　１８とを介して、送
信ＦＩＦＯバッファが空であることを知らせるが、フレ
ームの終わりのシーケンス（周期的冗長検査（ｃＲＣ）
１１３およびＰＡＤ　１１４）は発生しない、外部装置
Ｔｒ９は、フレームの終わりを発生し、それをプロセッ
サ４７に送る。

次に・プロセッサ４７は、そのフレームの終わりのシー
ケンスをデータとしてモデム器６０に送る、ＰＡＤ１１
４は、２進数１１１１１１１１を有する。

受信モードにおいて、プロセッサ４７は、空き選択状態
から開始する。従って、プロセッサ４７は、初期におい
ては、同期文字１１０およびｌ１１を検出するまで、外
部装置９に受信データを送らない、プロセッサ４７は、
受信メツセージから同期文字１１０および１１１を除去
し、残りの受信メツセージを外部装置９に送る。

可能ではあっても、プロセッサ４７は、時間的制限およ
びＲＯＭ９０のスペースの制限から、フレームの終わり
のシーケンスの検出をしない、従って、外部装置９がプ
ロセッサ４７に対し再度空き状態に入るよう命令するま
で、プロセッサ４７は、外部装置９に対し、ＣＲＣ１１
３と、ＰＡＤ１１４と、同期フラグ１１０および１１１
を含む後続フレームのすべての部分とを送る。

受信モードにおいて、プロセッサ４７は、空き選択状態
に留まり、フラグ１０１が受信されるまで、外部装置９
に受信ワードを送らない、プロセッサ４７は、打ち切り
シーケンスが受信されると、または外部装置９がら空き
選択状態に再度入るように命令されると、空き選択状態
に再び入る。

好適実施例において、外部装置９は、バス１０を介して
ＵＡＲＴ　１　Ｂに命令を送り、ＵＡＲＴＩ８から否定
送信要求（ＲＴＳ）導線３７に論理０を送らせることに
より、プロセッサ４７に対し再度空き選択状態に入るよ
う命令する。この空き選択状態再進入命令は、ＨＤＬＣ
，５ＤＬＣ，ＢＳＣの各書式について有効である。プロ
セッサ４７は、ＵＡＲＴ　１　Ｂを介して外部装置９に
状態ワードを送ることにより、空き選択状態命令に肯定
応答する。

プロセッサ４７は、空き選択状態に入ると、その状態に
留まり、外部装置９に受信データを全く送らない、この
状態は、プロセッサ４７が、マーク／アイドル文字以外
の何かを従えた二つの同期文字１１１および１１２を検
出するまで持続される。

従って、外部装置９は、入りデータの流れを検査し、デ
ータ１１２からＣＲＣ１１３とＰＡＤ　１１４とを検出
して分離し、プロセッサ４７に対して再度空き選択状態
に入るよう命令する必要がある。

プロセッサ４７とＵＡＲＴ　１８との間の通信は非同期
的に行われるため、ＵＡＲＴ　１　Ｂは、バス１０上の
送信ワードにスタートビットとストップビットとパリテ
ィビットとを付加してから、その送信ワードをプロセッ
サ４７に送る。これらの付加ビットは、同期送信に当り
、送信ワードから除去されなければならない、このため
、モデム器６０に送信ワードを送る前に、プロセッサ４
７は、スタートビットとストップビットとパリティビッ
トとを除去する。

同様に、受信モードにおいて、プロセッサ４７は、モデ
ム器６０からの各受信ワードにスタートビットとストッ
プビットとパリティビットとを付加してから、その受信
ワードなＵＡＲＴ　１　Ｂに送る。次にＵＡＲＴ　１　
Ｂは、それらスタートビットとストップビットとパリテ
ィビットとを除去してから、バス１０にその受信ワード
を送る。

ＨＤＬＣモードおよび５ＤＬＣモードの動作において、
プロセッサ４７は、送信ワードに対しゼロピットの挿入
を行い、受信ワードに対しゼロピットの削除を行う。こ
のゼロピット挿入／削除は、ＨＤＬＣモードおよび５Ｄ
ＬＣモードにおいて、アドレス１０２および（または）
データ１０３の文字の組み合せがフラグ１０１または１
０５の２進数を持つことを防止するために必要である。

従って、プロセッサ４７は、ＵＡＲＴ　１　Ｂからの伝
送データワード中の連続する論理１の数を計数する。プ
ロセッサ４７は、連続する５個の論理ｌを計数すると、
モデム器６０への送信ワードに１個の論理０を挿入りる
。従って、プロセッサ４７は、モデム器６０からの受信
データについて、５個の連続する論理１に続くすべての
論理Ｏを削除する。

ゼロは、フラグ１０１および１０５、または打ち切りシ
ーケンス（２進数１１１１１１１１）に対しては、挿入
または削除されない、プロセッサ４７は、受信ワード中
に打ち切りシーケンスを検出すると、ＵＡＲＴ　１　Ｂ
から外部装置９に対して割込を発生させるとともに、そ
の打ち切りシーケンスによって割り込まれたフレームの
残りを無視する。

ＥＳＣモードの動作においては、ゼロピットの挿入また
は削除は要求されない。

プロセッサ４７は、外部装置９から、非ゼロ復帰（ＮＲ
Ｚ）符号化を使用すべきか、非ゼロ復帰逆転（ＮＲＺＩ
）符号化を使用すべきかについて命令を受ける。従って
、プロセッサ４７は、送信ワードについてＮＲＺ符号化
またはＮＲＺＩ符号化の適切なものを実行し、次にそれ
をモデム器６０に送ると共に、受信ワードについてＮＲ
Ｚ符号化またはＮＲＺＩ符号化の適切なものを実行し、
それをＵＡＲＴ　１８に送る。

基１皿 第４図は、ＨＤＬＣ／５ＤＬＣ送信器の状態図である。

ＨＤＬＣ／５ＤＬＣ送信器は、五つの状態を有する。つ
まり、マークアイドル状態１２０と、フラグ状態１２１
と、データ状態１２２と、ＦＣＳ状態１２３と、打ち切
り状態１２４とである。送信器リセットコマンド１１９
は、送信器をマークアイドル状態１２０に入らせる。

送信器は、アイドル状態である場合、つまり送　　　。

信すべきデータが篇い場合、マークアイドル状態１２０
かフラグ状１１１１２１かを選択的に取る。マークアイ
ドル状態１２０において、送信器は、出力Ｐ２０に論理
ｌｔｔ置きそれを保持する。外部装置９からの打ち切り
コマンド（ブレーク信号）は、この状態においては送信
器に全く影響を与えない、送信器は、送信すべきデータ
をＵＡＲＴ　１　Ｂから受け取ると、フラグ状Ｂ１２１
に進む。

フラグ状１３３１１２１において、送信器は、ＨＤＬＣ
／５ＤＬＣフラグ文字を連続的に発生し送信する。送信
器は、外部装置９からＵＡＲＴ　１　Ｂを介して命令を
受け取って打ち切り状１！Ｊ１２４に入ることができる
。この打ち切りコマンドが処理され打ち切り文字が送ら
れると、送信器は、フラグ文字の送信を再開する。送信
器は、ＵＡＲＴ１８＃）。

ら送信すべきデータを受け取ると、データ状態１２２に
進む、送信すべきデータをＵＡＲＴｌＢから受け取った
後、マークアイドル状態１２０からフラグ状７！！１１
２１に入った場合は、送信器は開始フラグを送信する間
だけフラグ状態１２１に留まり、その後データ状ｆｉｌ
　２２に進む。

データ状態１２２において、送信器は、送信されるべき
データなＵＡＲＴ　１　Ｂから連続的に受け取り、その
データを出力Ｐ２０に送り、フレーム検査シーケンス（
ＦＣＳ）を更新する。送信器は、送信するデータが無く
なると、ＦＣ３状態１２３に進む。外部装Ｆ２：９が打
ち切り命令を送ると、送信器は打ち切り状態１２４に進
む。

ＦＣ９状ｆｉｌ　２３において、送信器は、ＦＣＳを凍
結し、必要に応じてゼロピット挿入を行い、ＦＣＳデー
タを出力Ｐ２０に送る。ＦＣＳデータが送られてしまう
と、送信器はフラグ状ｆｌ１２１に進み、閉止フラグを
送信する。フラグアイドル状７１１２１が選択されてい
れば、送信器は、フラグアイドル文字を送信し続ける。

マークアイドル状Ｂ１２０が選択されていれば、送信器
は、閉止フラグを送った後、マークアイドル状態１２０
に進む。

打ち切り状ｆｉｌ　２４へは、すべての状態から入るこ
とができると共に、打ち切り状態１２４から再度入るこ
ともできる。打ち切り状態１２４において、送信器は、
打ち切りシーケンス（８個の連続する論理１）を送り、
選択に応じてマークアイドル状ａ１２０またはフラグア
イドル状！！Ｊ１２１に進む、送信器は、外部装置９に
よって打ち切り状態１２４に入るように命令されると、
直ちに打ち切り状態１２４に入り、ＵＡＲＴ　１　Ｂか
ら受け取ったデータ、ＦＣＳ、またはフラグの送信また
は送信の完了を待たずに、打ち切り文字を送り始める。

ＢＳＣ送信器は、ＨＤＬＣ／５ＤＬＣ送信器に類似であ
るが、次の点において異なる。（１）状態１２３が無い
、（２）送信ＦＩＦＯバッファが空になるとＢＳＣ送信
器は、ＦＩＦＯバッファ空信号を送信し、選択に応じて
状態１２０または状８１１２１に進む、（３）状態１２
１においてＢＳＣ送信器は、ＢＳＣ同期文字１１０およ
び１１１を送る。

第５図は、ＨＤＬＣ／５ＤＬＣ受信器の状態図である。

１（ＤＬＣ／５ＤＬＣ受信器も、五つの状態を有する。

つまり、フラグ選択状１！Ｊｌ　３０と、フラグ同期状
態１３１と、アドレス状１！ＩＩ　３２と、データ状態
１３３と、フレームの終わり状態１３４とである。受信
器リセットコマンド１２９は、受信器を選択状Ｂ１３０
に入れる。

選択状態１３０において、受信器は、モデム器６０から
の入力２７上の入りデータを走査し、フラグ文字を捜す
、フラグ文字が検出されると、受信器はフラグ同期状態
１３１へ進む。

フラグ同期状７７！１３１において、受信器は、１また
はそれ以上のフラグ文字を検出しており、文字同期を実
行している。受信器は、この状態に非フラグ文字が検出
されるまで留まる。非フラグ文字がマークアイドル文字
と同様に、７個またはそれ以上の連続する論理ｌビット
含んでいれば、受信器は選択状態１３０に戻る。非フラ
グ文字が７個以下の連続する論理１ビツトを有していれ
ば、受信器は、それをアドレスフィールド１０２の最初
の文字であると見なし、アドレス状Ｆ！！１３２に入る
。

アドレス状Ｂ１３２に入ると、受信器は、受信ＦＣ３発
生器を全論理ｌにプリセットする。受信器がアドレス認
識用にプログラムされていれば、受信器は、受信したア
ドレス文字とプログラムされたアドレスとを比較すると
同時に送出用アドレスく２進数１１１１１１１１）とも
比較する。受信したアドレス文字が、プログラムアドレ
スとも送出用アドレスとも一致しなければ、受信器は選
択状態１３０に戻る。受信したアドレス文字が、プログ
ラムアドレスまたは送出用アドレスと一致すれば、ある
いは受信器がアドレス認識用にプログラムされていなけ
れば、受信器はデータ状Ｂ１３３に進む。

データ状態１３３において、受信器は、モデム６０から
直列受信データの流れを連続的に受け取り、必要に応じ
てゼロピット削除を行い、ビットを集めて一つの完全な
文字とし、その完全な文字を受信データＦＩＦＯバッフ
ァに置き、ＵＡＲＴ１８に送る。受信器は、一つの完全
な文字がフラグ文字であることを検出すると、フレーム
の終わり状態１３４へ進む。受信器は、モデム器６０ｂ
）ら受け取った直列データの流れが７個またはそれ以上
の論理１ビツトを含んでいると、これを打ち切り条件と
解釈し、選択状ｇ１３０に切り替え、受信器状態レジス
タ内の打ち切り状態ビットを論理１に設定する。

受信器がフレームの終わり状態１３４に入ると、１６ビ
ツト受信ＦＣ５は、受信ＦＣ５発生器の内容と比較され
る。また、１６ビツト受信ＦＣ９は、受信データＦＩＦ
Ｏバッファに置かれる。その比較の結果（ＦＣ３良好ま
たはＦＣ９不良）と、フレームの終わり標識とは、受信
器状態ワード内に置かれる。この受信器状態ワードは、
次に、反転パリティビットと共に、受信データＦＩＦＯ
バッファ内に置かれ、ＵＡＲＴ　１　Ｂに送られる。

次に、受信器は、フラグ同期状態１３１に戻る。

ＢＳＣ受信器は、ＨＤＬＣ／５ＤＬＣ受信器と類似であ
るが、次の点が異なる。（１）アドレス状態１３２が無
いのでＢＳＣ受信器はデータ状態１３３に直接進む、（
２）フレームの終わり状態１３４が無いのでＢＳＣ受信
器はリセットされるまでデータ状態１３３に留まり、次
に選択状態１３０に再度入る、（３）選択状態１３０に
おいてＢＳＣ受信器は二つの同期文字１１０および１１
１を捜す、（４）ＢＳＣ受信器は、同期文字１１Ｏおよ
び１１１の後に非同期文字（データ１１２、ＣＲＣ１１
３、またはＰＡＤ１１４）が続いていることを検出する
と、フラグ同期状Ｂ１３１からデータ状態１３３へ進む
。

去上方旦ヅユ至 非同期コマンド状態において、外部装置９は、１６個の
８ビツトレジスタを経由して命令を送ると共に状態情報
を読み取る。これらのレジスタは、送信器保持レジスタ
（ＴＨＲ）　、受信器バッファレジスタ（ＲＢＲ）、非
同期レジスタＡ（ＡＲＡ）、非同期レジスタＢ　（ＡＲ
Ｂ）、割込許可レジスタ（ＩＥＲ）、割込識別レジスタ
（ＩＩＲ）、ライン制御レジスタ（ＬＣＲ）、モデム制
御レジスタ（ＭＣＲ）、ライン状態レジスタ（ＬＳＲ）
、ＢＳＣ同期文字レジスタ（ＢＳＣＲ）　、モデム状Ｂ
レジス９　（ＭＳＲ）　、ＨＤＬＣ／ＶＳＤＬＣ局アド
レスレジスタ（ＳＡＲ）　、除数ラッチレジスタ（ＤＬ
ＬおよびＤＬＭ）、モデム器速度レジスタ（ＭＥＲＲ）
、および任意選択レジスタ（ＯＲ）である。レジスタＴ
ＨＲは、書き込み専用レジスタである。レジスタＲＢＲ
とＩＩＲとは、読取り専用レジスタである。その他の前
記レジスタは、読取り／ｉ！Ｆ込みレジスタである。レ
ジスタＢＳＣＲ，ＳＡＲ，およびＯＲは、同期動作のみ
に使用される。

レジスタＴＩ（Ｒ，ＲＢＲ，ＩＥＲ，Ｉ　ＩＲ，ＬＣＲ
，ＭＣＲ％ＬＳＲ，ＤＬＬ、ＤＬＭ、およびＭＳＲは、
ＵＡＲＴ　１　Ｂ内にある。その他のレジスタは、プロ
セッサ４７内にある。前記したように、またＵＡＲＴ　
１　Ｂの理解から分かるように、下記する各レジスタの
意味のうち、あるものは非同期モードのみに適用され、
あるものは同期モードのみに適用され、またあるものは
両方のモードに適用される。

レジスタＴＨＲは、ＵＡＲＴ　１　Ｂ送信器の入力レジ
スタである。同期モードにおいて、このレジスタに文字
を書き込むことにより、フレームの送信が開始される。

その文字は、プロセッサ４７の送信器に転送され、送信
データＦＩＦＯバッファから送出される。

レジスタＲＢＲは、ＵＡＲＴ　１　Ｂ受信器の出力レジ
スタである。受信された文字がレジスタＲＢＲに到達す
るたびに、受信データ使用可能割込が、レジスタＩＥＲ
によってマスクされない限り、発生される。

レジスタＩＥＲは、受信データが使用可能である、レジ
スタＴＨＲが空である、モデム状態が変化する、ライン
状態が変化する、等の条件により割込を許可または禁止
する。

レジスタＩＩＲは、割込の優先順位を提供する。好適実
施例において、４レベルの割込優先順位がある。１位は
ライン状態であり、２位は受信データ使用可能であり、
３位はレジスタＴＨＲ空であり、４位はモデム状態であ
る。ライン状態の事象としては、レジスタＲＢＲにおけ
る受信データ使用可能、受信データ内のパリテンエラー
、レジスタＲＢＲの超過、中断割込の受信、レジスタＴ
ＨＲが空、フレーミングエラー、フレームの終わりシー
ケンスの受信、ＦＣ９検査結果、およびプロセッサ４７
に送るデータがＵＡＲＴ　１　Ｂに無い、である。モデ
ム状態の事象としては、導線４５上のＣＴＳ信号、導線
４６上のＤＣ［）信号、および導線４０上のＲ１信号の
いずれかにおける状態の変化である。レジスタＩＩＲは
、アドレスされると、最も高い優先順位の割込を未実行
状態に凍結し、その最も高い優先順位の割込に外部装置
９が応答するまで、他の割込に対して肯定応答しない。

レジスタＬＣＲは、ワード選択長さと、ストップビット
数と、パリティ選択と、除数ラッチアドレスビット選択
と、送信器リセットと、受信器リセットと、ＵＡＲＴ１
８レジスタアドレシングと、ＨＤＬＣ／５ＤＬＣ送信打
ち切り命令とを提供する。送信器リセット命令は、レジ
スタＯＲに選択された状態に応じて、直ちに送信器をマ
ークアイドル状態１２０またはフラグアイドル状態１２
１にリセットする。送信器リセット動作が完了されると
、その命令は自動的に消去される。受信器リセット命令
は、直ちに受信器を選択状態１３０にリセットする。受
信器リセット動作が完了すると、その命令は自動的に消
去される。）ｌ　Ｄ　Ｌ　Ｃ／５ＤＬＣ送信打ち切り命
令は、送信器から直ちに打ち切り文字を送信させ、レジ
スタＯＲの選択に基づいて、送信器をマークアイドル状
態１２０またはフラグアイドル状態１２１に入らせる。

打ち切り文字が送信され、送信器が指定゛されたアイド
ル状態に入ると、その打ち切り命令は自動的に消去され
る。

レジスタＭＣＲは、導線３６上のＤＴＲ信号と、導線３
７上のＲＴＳ信号と、導線３２上の０ＵＴ１信号と、導
線２７上の０ＵＴ２信号と、ＵＡＲＴ１８ループバック
とを制御する。

レジスタＬＳＲは、前記したライン状態事象を示す。レ
ジスタＢＳＣＲは、ＢＳＣ動作用の８ビット同期文字を
含む、レジスタＭＳＲは、前記したモデム状態事象を浪
す。レジスタＳＡＲは、ＨＤＬＣ／５ＤＬＣ通信に置け
る外部装置９用の局アドレスを含む。

レジスタＤＬＬおよびＤＬＭは、ＵＡＲＴ　１　ＢのＳ
ＩＮおよび５ＯＵＴ用のデータ速度を設定する。このデ
ータ速度は、同期モードにおいて９６００ｂｐｓであり
、非同期コマンドモードと非同期データモードとにおけ
る所望データ速度（１５０，３００，６００ｂｐｓ等）
である。レジスタＡＲＡおよびＡＲＢは、プロセッサ４
７のＰ２ＯおよびＰ３７用のデータ速度を設定し、ＵＡ
ＲＴ１８のＳＩＮおよび５ＯＵＴのデータ速度と調和す
るようにする。このデータ速度は、同期モードにおいて
９６００ｂｐｓであり、非同期コマンドモードと非同期
データモードとにおいて所望データ速度（１５０，３０
０，６００ｂｐｓ等）である。

レジスタＭＥＲＲは、プロセッサ４７のＰ２ＯおよＵＰ
２７用のデータ速度と、モデム器６０のＴＸＤ、ＲＸＤ
％ＣＴＸＤ、ＣＲＸＤ用（Ｄデー９速度とを設定する。

このデータ速度は、遠扁装萱１００との通信に必要なデ
ータ速度である。

レジスタＯＲは、非同期モードまたは同期モードを選択
し、ＢＳＣまたはＨＤＬＣ／５ＤＬＣ通信を選択し、Ｈ
ＤＬＣ／５ＤＬＣアドレス認識を許可または禁止し、Ｎ
ＲＺまたはＮＦｔＺ　Ｉ符号化を選択し、マークアイド
ルまたはフラグ／同期アイドルを選択する。

１−　′　　　゛　　　　　　　　　二　　　１　　゛
プロセッサ４７は、モデム器６０の読取り入力と、否定
書込み入力と、制御入力と、双方向データ人出力（ＤＯ
−０７）とを通して、モデム器６０の動作をモニタし制
御する。プロセッサ４７は、モデム器６０の、例えば、
データ速度、自動応答許可、アナログループバック、文
字長さ選択、デュアルトーン多重周波数（ＤＴＭＦ）ダ
イヤル、パルスダイヤル、ガードトーン許可、長期間遮
断の受信、などの動作パラメータを制御する。プロセッ
サ４７は、また、モデム器６０の、例えば、ダイヤル番
号レジスタが空であること、リング標識、受信キャリア
の検出、トーン検出、などの動作パラメータをモニタす
る。

プロセッサ４７は、モニタしたモデム器６０における変
化を外部装置９に通知する必要がある。

しかし、プロセッサ４７は、ＵＡＲＴ　１８を経由して
外部装置９とのみ通信できる。従って、プロセッサ４７
が発生した受信データワードと状態ワードとの両方は、
ＵＡＲＴ　１　Ｂを通過する。外部装置９は、ＵＡＲＴ
　１８がバス１Ｏｃ１：置いたワードが受信データワー
ドであるか状態ワードであるかを決定する方法を持って
いなければならない。

同期モードにおいて、プロセッサ４７は、前記したよう
にＵＡＲＴｌＢに送るワードに対し、スタートビットと
ストップビットとパリティビットとを付加する。状態ワ
ードからデータワードを区別するために、プロセッサ４
７は、状態ワード上のパリティビットを反転させる。こ
の反転されたパリティビットは、ＵＡＲＴ　１　Ｂに割
込を発生させる。外部装置９は、この割込に応答し、Ｕ
ＡＲＴｌＢの状態レジスタを読取り、パリティエラーが
発生したことを決定する。こ〜のパリティエラーは、外
部装置９に対し、次のワードがプロセッサ４７からの状
態ワードであり、受信データワードではないことを警告
する。

同期モードにおいて、外部装置９からＵＡＲＴｌＢを経
由してプロセッサ４７に送られたすべてのワードは、命
令としてではなく送信データワードとして扱われる。従
って、プロセッサ４７に命令を送るために、外部装置９
は、ＵＡＲＴ　１　Ｂに対し、否定データ端未使用可能
（Ｄ　Ｔ　Ｒ）導線３６上に論理０を送るように命令す
る。導線３６上の論理０は、同期モードからプロセッサ
４７を抜け出させると共に、それを非同期コマンドモー
ドに入らせる。

プロセッサ４７は、非同期コマンドモードに置かれると
、同期モードまたは非同期データモードに入る命令を受
け取るまで、ＵＡＲＴ　１　Ｂからのすべてのワードを
外部装置９からの命令として扱う。

プロセッサ４７は、非同期コマンド状態にあると、導線
５３と５４とに論理ｌを送る。これにより、マルチプレ
クサ５６は、その入力ｘ３を出力Ｘに接続すると共に、
入力Ｙ３を出力Ｙに接続する。マルチプレクサ５６の入
力Ｙ３は、論理１に接続されるので、モデム器６０の入
力ＣＴＸＤに論理１が置かれる。これにより、モデム器
６０は、遠隔装置１００にマークアイドル条件を送る。

マルチプレクサ５６は、また、モデム器６０の出力ＣＲ
ＸＤをプロセッサ４７の受信データ入力に接続する。好
適実施例において、プロセッサ４７は、非同期コマンド
モードにある場合、受信データを無視する。しかし、場
合によっては、プロセッサ４７は、非同期コマンド状態
にあっても、受信データの流れに対して動作するか、ま
たはそれを通過させることを求められる。

プロセッサ４７が導線５３に論理ｌを送り導線５４に論
理Ｏを送ると、マルチプレクサ５は、その入力ｘ２を出
力Ｘに接続すると共に、入力Ｙ２を出力Ｙに接続する。

これにより、モデム器６０からの受信データはＵＡＲＴ
ｌＢに直接送られ、ＵＡＲＴ　１　Ｂからの送信データ
はプロセッサ４７を経由してモデム器６０に送られる。

この条件は、好適実施例では使用されないが、所望に応
じて適用され、送信データは、プロセッサ４７によって
何等かの方法で処理されてからモデム器６０に送られ、
次に遠隔装置１００に送信される。

場合によっては、同期モードからプロセッサ４７を抜け
出させずにプロセッサ４７に命令を送れるようにするこ
とが求められる。従って、プロセッサ４７は、ＵＡＲＴ
ｌＢからの送信ワードに注目する。送信ワードがＤＬＥ
文字であれば、これは、プロセッサに次のワードが命令
ワードであり送信用のデータワードではないことを知ら
せる。

しかし、二つのＤＬＥ文字が連続して受信されれば、プ
ロセッサ４７はこれをＤＬＥ文字を送るための命令と解
釈する。つまり、プロセッサ４７は、最初のＤＬＥ文字
を除去し、２番目のＤＬＥ文字をモデム器６０に送る。

このようにして、送信データの流れの一部としてＤＬＥ
文字を送るための手段が提供される。

同様に、場合によっては、ＵＡＲＴｌＢの割込を状態ワ
ードを示すものとして使用せず、プロセッサ４７によっ
て、ＵＡＲＴ　１　Ｂに送られる受信データの流れ内に
、直後に状態ワードを伴ったＤＬＥ文字を挿入りること
が求められる。外部装置９は、ＤＬＥ文字を検出すると
、次のワードを状態ワードとして扱う。また、プロセッ
サ４７は、モデム器６０からの入り受信データの流れを
モニタする。プロセッサ４７は、受信データの流れの中
にＤＬＥ文字を検出すると、そのすぐ後に２番目のＤＬ
Ｅ文字を挿入してから、ＵＡＲＴｌＢにその受信データ
の流れを送る。外部装置９は、これら２個の連続するＤ
ＬＥ文字は、受信データの流れにおいて１個のＤＬＥ文
字を表すものとして認識する。

【図面の簡単な説明】

第１図は、本発明に基づく好適実施例を示す概略図、 第２図は、ＨＤＬＣ／５ＤＬＣデータ書式を示す図、 第３図は、ＢＳＣデータ書式を示す図、第４図は、好適
実施例に基づく送信器を示す状態図、および 第５図は、好適実施例に基づく受信器を示す状態図であ
る。 ９・・・外部装置 ｌＯ・・・Ｉ１０バス １１・・・データバス １８・・・汎用非同期送受信器（ＵＡＲＴ）２４・・・
割込論理回路 ３１・・・リセット論理回路 ４７・・・プロセッサ ７７・・・復号論理／ラッチ回路 ４２・・・クロック ５６・・・４：１デユアルマルチプレクサ６０・・・モ
デム器 ７１・・・読取り／書込み論理回路 ９０・・・ＲＯＭ ８０・・・電話回線インタフェース ８１・・・電話回線 １００・・・遠隔装置

Claims (1)

1. 【特許請求の範囲】 １、送出されるデータ信号を並列データ書式から非同期
   直列データ書式に変換することにより第１の直列データ
   信号を提供すると共に、第２の直列データ信号を前記非
   同期直列データ書式から前記並列データ書式に変換する
   ことにより入りデータ信号を提供する第１のデータ変換
   器と； 前記第１のデータ変換器に接続され、前記第１の直列デ
   ータ信号中の第１の命令に応答して、前記第１の直列デ
   ータ信号を前記非同期直列データ書式のままとすること
   によって第３の直列データ信号を提供し、第４の直列デ
   ータ信号を前記非同期直列データ書式とすることによっ
   て前記第２の直列データ信号を提供し、前記第１の直列
   データ信号中の第２の命令に応答して、前記第１の直列
   データ信号を前記非同期直列データ書式から同期直列デ
   ータ書式に変換することによって前記第３の直列データ
   信号を提供し、前記第４の直列データ信号を前記同期直
   列データ書式から前記非同期直列データ書式に変換する
   ことによって前記第２の直列データ信号を提供する第２
   のデータ変換器と； 前記第２のデータ変換器に接続され、前記第３の直列デ
   ータ信号に応答して、前記第３の直列データ信号により
   キャリアを変調することによって送信データ信号を提供
   し、受信データ変調信号に応答して、データを回収する
   ために前記受信データ変調信号を復調することによって
   前記第４の直列データ信号を提供する変復調器とを備え
   、前記第４の直列データ信号は、前記非同期直列データ
   書式または前記同期直列データ書式のいずれかである、
   同期・非同期データ送受信器。 ２、前記第１のデータ変換器が汎用非同期送受信器を備
   える、特許請求の範囲第１項に記載の同期・非同期デー
   タ送受信器。 ３、前記第２のデータ変換器がマイクロプロセッサを備
   える、特許請求の範囲第１項に記載の同期・非同期デー
   タ送受信器。 ４、前記第２のデータ変換器がさらにマルチプレクサを
   備える、特許請求の範囲第３項に記載の同期・非同期デ
   ータ送受信器。 ５、前記変復調器がモデム器からなる、特許請求の範囲
   第１項に記載の同期・非同期データ送受信器。 ６、前記第１の命令が反転パリティビットを有するデー
   タワードからなる、特許請求の範囲第１項に記載の同期
   ・非同期データ送受信器。 ７、前記第１の命令が所定の文字からなる、特許請求の
   範囲第１項に記載の同期・非同期データ送受信器。 ８、前記所定の文字がエスケープ文字である、特許請求
   の範囲第７項に記載の同期・非同期データ送受信器。 ９、前記第２の命令が反転パリティビットを有するデー
   タワードからなる、特許請求の範囲第１項に記載の同期
   ・非同期データ送受信器。 １０、前記第２の命令が所定の文字からなる、特許請求
   の範囲第１項に記載の同期・非同期データ送受信器。 １１、前記所定の文字がエスケープ文字である、特許請
   求の範囲第１０項に記載の同期・非同期データ送受信器
   。 １２、非同期直列データ書式の送出データ信号中にある
   第１の命令に応答して、前記送出データ信号を前記非同
   期直列データ書式のままとすることによって第１の直列
   データ信号を提供し、第２の直列データ信号を前記非同
   期直列データ書式のままとすることによって入りデータ
   信号を提供し、前記送出データ信号中にある第２の命令
   に交互に応答して、前記送出データ信号を前記非同期直
   列データ書式から同期直列データ書式に変換することに
   よって前記第１の直列データ信号を提供し、前記第２の
   直列データ信号を前記同期直列データ書式から前記非同
   期直列データ書式に変換することによって前記非同期直
   列データ書式または前記同期直列データ書式のいずれか
   である前記第２の直列データ信号を提供するデータ変換
   器と；前記データ変換器に接続され、前記第１の直列デ
   ータ信号に応答して、前記第１の直列データ信号により
   キャリアを変調することによって送信データ信号を提供
   し、受信データ変調信号に応答して、データを回収する
   ために前記受信データ変調信号を復調することによって
   前記第２の直列データ信号を提供する変復調器とを備え
   た、同期・非同期データ送受信器。 １３、前記変復調器がモデム器からなる、特許請求の範
   囲１２項に記載の同期・非同期データ送受信器。 １４、前記データ変換器がマイクロプロセッサを備える
   、特許請求の範囲第１２項に記載の同期・非同期データ
   送受信器。 １５、前記データ変換器がさらにマルチプレクサを備え
   る、特許請求の範囲第１４項に記載の同期・非同期デー
   タ送受信器。 １６、前記第１の命令が反転パリティビットを有するデ
   ータワードからなる、特許請求の範囲第１２項に記載の
   同期・非同期データ送受信器。 １７、前記第１の命令が所定の文字からなる、特許請求
   の範囲第１２項に記載の同期・非同期データ送受信器。 １８、前記所定の文字がエスケープ文字である、特許請
   求の範囲第１７項に記載の同期・非同期データ送受信器
   。 １９、前記第２の制御信号が前記第１の制御信号の反転
   信号である、特許請求の範囲第１２項に記載の同期・非
   同期データ送受信器。 ２０、前記第２の命令が反転パリティビットを有するデ
   ータワードからなる、特許請求の範囲第１２項に記載の
   同期・非同期データ送受信器。 ２１、前記第２の命令が所定の文字からなる、特許請求
   の範囲第１２項に記載の同期・非同期データ送受信器。 ２２、前記所定の文字がエスケープ文字である、特許請
   求の範囲第２１項に記載の同期・非同期データ送受信器
   。 ２３、第１のデータ書式の第１の入力データの流れと第
   ２の入力データの流れとを選択的に通過させるための、
   または前記第１の入力データの流れと前記第２の入力デ
   ータの流れとを第２のデータ書式に変換するための双方
   向直列データ書式変換器において、 前記第１の入力直列データの流れ中にある第１の命令に
   応答して第１の制御信号を提供し、前記第１の入力直列
   データの流れ中にある第２の命令に交互に応答して第２
   の制御信号を提供し、前記第１の入力データの流れを前
   記第１のデータ書式から前記第２のデータ書式に変換す
   ることによって第１の変換データの流れを提供し、前記
   第２の入力データの流れを前記第１のデータ書式から前
   記第２のデータ書式に変換することによって第２の変換
   データの流れを提供するプロセッサと；第１の入力と、
   前記プロセッサに接続された第２の入力と、第３の入力
   と、前記プロセッサに接続された第４の入力と、前記プ
   ロセッサに接続された制御入力と、第１の出力と、第２
   の出力とを備え、前記第１の制御信号に応答して、前記
   第１の入力直列データを前記第１の入力から前記第１の
   出力に通過させることによって前記第１のデータ書式の
   第１の出力直列データの流れを提供し、前記第２の入力
   データの流れを前記第３の入力から前記第２の出力へ通
   過させることによって前記第１のデータ書式の第２の出
   力直列データの流れを提供し、前記第２の制御信号に交
   互に応答して、前記第１の変換データの流れを前記第２
   の入力から前記第１の出力へ通過させることによって前
   記第１の出力直列データの流れを提供し、前記第２の変
   換データの流れを前記第４の入力から前記第２の出力へ
   通過させることによって前記第２の出力直列データの流
   れを提供するデータ選択器とを備える、当該双方向直列
   データ書式変換器。 ２４、前記プロセッサがマイクロプロセッサを備える、
   特許請求の範囲第２３項に記載の双方向直列データ書式
   変換器。 ２５、前記データ選択器が２チャンネルマルチプレクサ
   を備える、特許請求の範囲第２３項に記載の双方向直列
   データ書式変換器。 ２６、前記第１の命令が反転パリティビットを有するデ
   ータワードからなる、特許請求の範囲第２３項に記載の
   双方向直列データ書式変換器。 ２７、前記第１の命令が所定の文字からなる、特許請求
   の範囲第２３項に記載の双方向直列データ書式変換器。 ２８、前記所定の文字がエスケープ文字である、特許請
   求の範囲第２７項に記載の双方向直列データ書式変換器
   。 ２９、前記第２の制御信号が前記第１の制御信号の反転
   信号である、特許請求の範囲第２３項に記載の双方向直
   列データ書式変換器。 ３０、前記第１のデータ書式が非同期直列データ書式で
   ある、特許請求の範囲第２３項に記載の双方向直列デー
   タ書式変換器。 ３１、前記第２のデータ書式が同期直列データ書式であ
   る、特許請求の範囲第２３項に記載の双方向直列データ
   書式変換器。 ３２、前記第２の命令が反転パリティビットを有するデ
   ータワードからなる、特許請求の範囲第２３項に記載の
   双方向直列データ書式変換器。 ３３、前記第２の命令が所定の文字からなる、特許請求
   の範囲第２３項に記載の双方向直列データ書式変換器。 ３４、前記所定の文字がエスケープ文字である、特許請
   求の範囲第３３項に記載の双方向直列データ書式変換器
   。 ３５、前記プロセッサが、さらに複数の命令に応答して
   、前記プロセッサの動作パラメータを変化させる、特許
   請求の範囲第２３項に記載の双方向直列データ書式変換
   器。 ３６、前記動作パラメータがボーレートである、特許請
   求の範囲第３５項に記載の双方向直列データ書式変換器
   。 ３７、前記動作パラメータが、さらに、選択されたパリ
   ティからなる、特許請求の範囲第３６項に記載の双方向
   直列データ書式変換器。 ３８、装置間において情報データを交換するシステムの
   動作方法において、前記情報データを情報データワード
   として符号化し、前記情報データワードは第１の所定の
   パリティを有し、前記情報データを一連のデータワード
   として伝送し、前記一連のデータワードは複数の前記情
   報データワードからなる当該方法において、 （ａ）制御データを、第２の所定のパリティを有する制
   御データワードとして符号化し、 （ｂ）前記制御データワードを前記一連のデータワード
   に挿入する送信手順と、 （ｃ）前記一連のデータワード中の各データワードのパ
   リティを検査し、 （ｄ）前記第２の所定のパリティを有する各前記データ
   ワードを前記制御データワードの一つとして処理する受
   信手順とからなることを特徴とする、前記装置間におい
   て前記制御データを交換する方法。 ３９、装置間において情報データを交換するシステムの
   動作方法において、前記情報データを情報データワード
   として符号化し、前記情報データを一連のデータワード
   として伝送する当該方法において、 （ａ）所定の文字に対応する信号ワードを発生させ、 （ｂ）制御データに対応する制御ワードを発生させ、 （ｃ）直後に前記制御ワードが続く前記信号ワードを前
   記一連のデータワードに挿入する送信手順と、 （ｄ）前記信号ワードについて前記一連のデータワード
   を検査し、 （ｅ）前記信号ワードの直後に続くデータワードを制御
   ワードとして処理し、前記送信手順と同時に実行される
   受信手順とからなることを特徴とする、前記装置間にお
   いて前記制御データを交換する方法。 ４０、装置間において情報データを交換するシステムの
   動作方法において、前記情報データを情報データワード
   として符号化し、前記情報データを一連のデータワード
   として伝送する当該方法において、 （ａ）所定の文字に対応する信号ワードを発生させ、 （ｂ）制御データに対応する制御ワードを発生させ、 （ｃ）直後に前記制御ワードが続く前記信号ワードを前
   記一連のデータワードに挿入し、 （ｄ）各前記情報データワードと前記信号ワードとを比
   較し、 （ｅ）前記情報データワードが前記信号ワードであれば
   、前記情報データワードの直後において前記一連のデー
   タワード中に前記信号ワードを挿入する送信手順と、 （ｆ）前記信号ワードについて前記一連のデータワード
   を検査し、 （ｇ）前記一連のデータワード中の１データワードが前
   記信号ワードであれば、直後のデータワードと前記信号
   ワードとを比較し、 （ｈ）該直後のデータワードが前記信号ワード以外のワ
   ードであれば、前記直後のデータワードを制御ワードと
   して処理し、前記送信手順と同時に実行される受信手段
   とからなることを特徴とする、前記装置間において前記
   制御データを交換する方法。 ４２、前記所定の文字がエスケープ文字である、特許請
   求の範囲第４１項に記載の方法。 ４３、データセットとデータ端末とを備えたシステムの
   動作方法において、前記データセットの第１のポートは
   前記データ端末の第１のポートに接続され、前記データ
   セットと前記データ端末とは前記第１のポートを介して
   非同期直列データインタフェースによって通信を行い、
   前記データセットは外部装置と同期通信を行うために使
   用される第２のボートを有し、前記データセットは少な
   くとも同期データモードまたは非同期コマンドモードの
   いずれかにおいて動作する当該動作方法において、 送信可ラインを使用して前記データセットが前記データ
   端末からのデータを受け入れできることを示し、 データ端末レディラインを使用して前記データセットを
   前記同期データモードから抜け出させ、次に前記非同期
   コマンドモードに入らせ、 送信可能ラインを使用して前記データセット中の同期デ
   ータ受信器を選択状態に入らせ、 リング標識ラインを使用して、前記データ端末に対し、
   前記データセットが前記第２のポートからフレームの終
   わりのシーケンスを送っていることを通知することを特
   徴とする、前記データセットのモードを制御しかつ前記
   データセットと前記データ端末との間のデータの流れを
   調整するために前記非同期直列データインタフェースを
   使用する方法。