JPS6275857A - 直列伝送方式 - Google Patents
直列伝送方式Info
- Publication number
- JPS6275857A JPS6275857A JP60216555A JP21655585A JPS6275857A JP S6275857 A JPS6275857 A JP S6275857A JP 60216555 A JP60216555 A JP 60216555A JP 21655585 A JP21655585 A JP 21655585A JP S6275857 A JPS6275857 A JP S6275857A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- data
- transfer
- serial
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＥＩＡ （Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄ
ｕｓｔｒｉｅｓＡｓｓｏｃｉａｔｉｏｎ）により規定さ
れたＲＳ−２３２Ｃノリアルインターフエイスによるデ
ータ転送に係わるもので、特にプロセス制御コンピュー
タ等のデータのシリアル転送時におけるＣＰＵの処理能
力を向上できる直列伝送方式に関する。
ｕｓｔｒｉｅｓＡｓｓｏｃｉａｔｉｏｎ）により規定さ
れたＲＳ−２３２Ｃノリアルインターフエイスによるデ
ータ転送に係わるもので、特にプロセス制御コンピュー
タ等のデータのシリアル転送時におけるＣＰＵの処理能
力を向上できる直列伝送方式に関する。
一般に、ＲＳ−２３２Ｃでデータのシリアル転送を行な
う場合は、例えば第４図に示すような構成で行なわれる
。図において、ＩＩはＣＰＵ、７２はシステムバス、Ｉ
３は／リアルインターフェイス回路、１４は送信および
受信バッファで、上記ＣＰＵ Ｉ Ｉによりシステムバ
ス１２ ｆ介シテシリアルインターフェイス回路１３が
制御される。
う場合は、例えば第４図に示すような構成で行なわれる
。図において、ＩＩはＣＰＵ、７２はシステムバス、Ｉ
３は／リアルインターフェイス回路、１４は送信および
受信バッファで、上記ＣＰＵ Ｉ Ｉによりシステムバ
ス１２ ｆ介シテシリアルインターフェイス回路１３が
制御される。
上記のような構成において、データの送受は、シリアル
インターフェイス回路１３のステータスデータをシステ
ムバスＺ２を介してＣＰＵ １１が監視して行ない、受
信の場合はンリアルデータが受信バッファに入ったこと
を、送信の場合は送信バッファがレディ状態になったこ
とをＣＩ）Ｕ １１が認識した後、データの送受を行な
っている。この場合のフローチャートを第５図に示す。
インターフェイス回路１３のステータスデータをシステ
ムバスＺ２を介してＣＰＵ １１が監視して行ない、受
信の場合はンリアルデータが受信バッファに入ったこと
を、送信の場合は送信バッファがレディ状態になったこ
とをＣＩ）Ｕ １１が認識した後、データの送受を行な
っている。この場合のフローチャートを第５図に示す。
第５図において、（ａ）図は受信時、（ｂ）図はき告時
のフローチャートである。
のフローチャートである。
上述したような構成は、主としてシングルタスクで動作
する安価なパーソナルコンピュータおよび簡単な制御コ
ンピュータ等に使用されるものであり、ＣＰＵ１１はシ
リアル通信を行なう場合、シリアルインターフェイス回
路Ｉ３のステータス監視に専念する必要がある。これは
例えば、シリアル転送スピード（Ｂａｕｄ Ｒａｔｅ
）が９６００８ＰＳとし、１つのデータを１０ビツト（
スタートビ、１・＋データビット（８ビツト）＋ストッ
プビット）とすれば、約１μｓｅｃの間ＣＰＵ Ｉ Ｚ
はシリアルインターフェイス回路１３のステータス監視
でループすることになり（第５図（ａ） 、 （ｂ）
参照）、データ転送数に比例してＣＰＵ １１のスルー
ブツトが低下する欠点がある。
する安価なパーソナルコンピュータおよび簡単な制御コ
ンピュータ等に使用されるものであり、ＣＰＵ１１はシ
リアル通信を行なう場合、シリアルインターフェイス回
路Ｉ３のステータス監視に専念する必要がある。これは
例えば、シリアル転送スピード（Ｂａｕｄ Ｒａｔｅ
）が９６００８ＰＳとし、１つのデータを１０ビツト（
スタートビ、１・＋データビット（８ビツト）＋ストッ
プビット）とすれば、約１μｓｅｃの間ＣＰＵ Ｉ Ｚ
はシリアルインターフェイス回路１３のステータス監視
でループすることになり（第５図（ａ） 、 （ｂ）
参照）、データ転送数に比例してＣＰＵ １１のスルー
ブツトが低下する欠点がある。
このような欠点を除去でき、ＣＰＵのα理能力を向上で
きるシリアル転送方式として、第６図に示すようなもの
が提案されている。すなわち、前記第４図においてはＣ
ＰＵ １１がシステムバス１２を介してシリアルインタ
ーフェイス回路１３のステータス状態を監視していたが
、そのかわりに、シリアルインターフェイス回路１３か
ら出力される受信レディ信号ＲＸＲおよび送信レディ信
号ＴＸＲを割込みコントローラ１５に入力し、割込みコ
ントローラ１５から出力される割込み信号ＰＩＧによっ
てＣＰＵ １１が受信レディあるいは送信レディの事象
が発生したことを認識できるようにしている。このよう
なオ′ａ成により、ＣＰＵ １１は各信号（受信レディ
信号ＲＸＲおよび送信レディ信号ＴＸＲ）がアクティブ
になるまでは他のプログラム（タスク）が実行できるこ
とになる。これを第７図（ａ） 、 （ｂ）に模式化し
て示す。上記第６図に示す構成は、マルチタスクで動作
するパーソナルコンピータやマルチユーザのソフト開発
装置などに使用される。
きるシリアル転送方式として、第６図に示すようなもの
が提案されている。すなわち、前記第４図においてはＣ
ＰＵ １１がシステムバス１２を介してシリアルインタ
ーフェイス回路１３のステータス状態を監視していたが
、そのかわりに、シリアルインターフェイス回路１３か
ら出力される受信レディ信号ＲＸＲおよび送信レディ信
号ＴＸＲを割込みコントローラ１５に入力し、割込みコ
ントローラ１５から出力される割込み信号ＰＩＧによっ
てＣＰＵ １１が受信レディあるいは送信レディの事象
が発生したことを認識できるようにしている。このよう
なオ′ａ成により、ＣＰＵ １１は各信号（受信レディ
信号ＲＸＲおよび送信レディ信号ＴＸＲ）がアクティブ
になるまでは他のプログラム（タスク）が実行できるこ
とになる。これを第７図（ａ） 、 （ｂ）に模式化し
て示す。上記第６図に示す構成は、マルチタスクで動作
するパーソナルコンピータやマルチユーザのソフト開発
装置などに使用される。
ところで、上記第６図に示す構成において、マルチタス
ク動作を行なわせる場合、実際にはリアルタイムマルチ
タスクＯＳ （ＲＴＯ８）が使用されるのが一般的であ
り、各タスクは入出力処Ｊ＋１！（この場合はシリアル
入出力処理）をＯ８に依存し、Ｏ８内で処理する場合が
多い。そして、あたかも枚数のプログラム（タスク）が
同時に動作しているように処理させる事が可能であり、
前記第４図の構成に比べＣＰＵ Ｉ １のスルーブツト
ヲ向上できる。しかし、Ｏ８内での動作を考えた場合、
シリアル入出力の１データ毎に発生する受信または送信
レディの事象割込み処理時間および各タスク間の切換え
時間（モニタのオーバーヘッドタイム）が問題となり、
マルチタスクのメリットを充分発揮できない場合が生ず
る。
ク動作を行なわせる場合、実際にはリアルタイムマルチ
タスクＯＳ （ＲＴＯ８）が使用されるのが一般的であ
り、各タスクは入出力処Ｊ＋１！（この場合はシリアル
入出力処理）をＯ８に依存し、Ｏ８内で処理する場合が
多い。そして、あたかも枚数のプログラム（タスク）が
同時に動作しているように処理させる事が可能であり、
前記第４図の構成に比べＣＰＵ Ｉ １のスルーブツト
ヲ向上できる。しかし、Ｏ８内での動作を考えた場合、
シリアル入出力の１データ毎に発生する受信または送信
レディの事象割込み処理時間および各タスク間の切換え
時間（モニタのオーバーヘッドタイム）が問題となり、
マルチタスクのメリットを充分発揮できない場合が生ず
る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、シリアル転送時におけるシリ
アル入出力に必要とするＣＰＵの処理時間を最少におさ
えることができ、且つマルチタスク動作上で生ずるモニ
タのオーバーヘッド時間をも無視できる程度せで小さく
できるすぐれた直列伝送方式を提供することである。
その目的とするところは、シリアル転送時におけるシリ
アル入出力に必要とするＣＰＵの処理時間を最少におさ
えることができ、且つマルチタスク動作上で生ずるモニ
タのオーバーヘッド時間をも無視できる程度せで小さく
できるすぐれた直列伝送方式を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、シリアル入出力制御に用いられるダイレクトメ
モリアクセスコントローラ（ＤＭＡＣ）を使用し、メモ
リバッファに蓄えられていた情報をブロック転送を行な
うことにより高速シリアル転送およびＣＰＵの処理能力
の向上を図っている。
ために、シリアル入出力制御に用いられるダイレクトメ
モリアクセスコントローラ（ＤＭＡＣ）を使用し、メモ
リバッファに蓄えられていた情報をブロック転送を行な
うことにより高速シリアル転送およびＣＰＵの処理能力
の向上を図っている。
以下、この発明の一実施例について図面を参照して説明
する。第１図におけるシステムバス１２には、ＣＰＵ１
１、受信バッファ１６および送信バッファＺ７から成る
メモリ部１８、ダイレクトメモリアクセスコントロー、
５１９が接続される。また、上記ダイレクトメモリアク
セスコントローラ１９、データ比較回路２０およびシリ
アルインターフェイス回路１３は、ローカルデータバス
２１を介して接続される。上記ＣＰＵ Ｉ Ｊからダイ
レクトメモリアクセスコントローラＩ９には、上記シス
テムバス１２を介してダイレクトメモリアクセスセット
信号ＳＤが供給され、このダイレクトメモリアクセスコ
ントローラ１９からシリアルインターフェイス回路１３
には読み込み信号ＲＥおよび省き込み信号ＷＥが、また
割込みコントローラ１５には送信終了信号ＥＴＸＲおよ
び受信終了信号ＥＲＸＲが出力される。上記データ比較
回路２０には、上記ＣＰＵ １１からシステムバスノ２
を介して比較データＳＣが供給され、その比較出力ｓｏ
がダイレクトメモリアクセスコントローラ１９に出力さ
れる。そして、上記シリアルインターフェイス回路１３
からダイレクトメモリアクセスコントローラ１９には、
受信レディ信号ＲＸＲＤＹおよび送信号レディ信号ＴＸ
ＲＤＹが出力され、このシリアルインターフェイス回路
１３と外部機器との間でＲＳ−２３２Ｃにより信号の送
受が行なわれる。
する。第１図におけるシステムバス１２には、ＣＰＵ１
１、受信バッファ１６および送信バッファＺ７から成る
メモリ部１８、ダイレクトメモリアクセスコントロー、
５１９が接続される。また、上記ダイレクトメモリアク
セスコントローラ１９、データ比較回路２０およびシリ
アルインターフェイス回路１３は、ローカルデータバス
２１を介して接続される。上記ＣＰＵ Ｉ Ｊからダイ
レクトメモリアクセスコントローラＩ９には、上記シス
テムバス１２を介してダイレクトメモリアクセスセット
信号ＳＤが供給され、このダイレクトメモリアクセスコ
ントローラ１９からシリアルインターフェイス回路１３
には読み込み信号ＲＥおよび省き込み信号ＷＥが、また
割込みコントローラ１５には送信終了信号ＥＴＸＲおよ
び受信終了信号ＥＲＸＲが出力される。上記データ比較
回路２０には、上記ＣＰＵ １１からシステムバスノ２
を介して比較データＳＣが供給され、その比較出力ｓｏ
がダイレクトメモリアクセスコントローラ１９に出力さ
れる。そして、上記シリアルインターフェイス回路１３
からダイレクトメモリアクセスコントローラ１９には、
受信レディ信号ＲＸＲＤＹおよび送信号レディ信号ＴＸ
ＲＤＹが出力され、このシリアルインターフェイス回路
１３と外部機器との間でＲＳ−２３２Ｃにより信号の送
受が行なわれる。
次に、上記のような構成において動作を玩明する。まず
、ＣＰＵ １１が処理を終了してリセットされると、と
のＣＰＵ １１からシステムバス１２を介してダイレク
トメモリアクセスコントローラ１９にセット信号ＳＤが
出方され、ダイレクトメモリアクセスコントローラ１９
の初期設定が行なわれるとともに、このダイレクトメモ
リアクセスコントローラ１９の制御によりシリアルイン
ターフェイス回路１３の初期設定が行なわれる。この時
、シリアル転送フォーマットによりターミネータ−デー
タ（転送区切りのデータ）が決定されている場合には、
ＣＰＵ １１の制御によシ上記比較回路２０にターばネ
ーターデータが設定される。上述したような初期設定の
終了後、ＣＰＵ １１は他のタスクプログラムの実行に
入る。そして、他のタスクプログラムの実行中にシリア
ルデータの受信が発生した場合には、シリアルインター
フェイス回路１３とダイレクトメモリアクセスコントロ
ーラ１９との間の受信レディ信号ＲＸＲＤＹと読み込み
信号ＲＥとに基づき、ダイレクトメモリアクセスコント
ローラ１９がシリアルデータを読み込み、予め設定され
た受信バッファ１６に順次蓄えて行く。この時、ＣＰＵ
１１はシリアル転送（この場合は受信モード）に関して
の処理は不要であるので、他のタスクプログラムの実行
が継続される。そして、上記受信バッファ１６へのデー
タの読み込みが予め設定されたデータ数に達した場合に
は、ダイレクトメモリアクセスコントローラ１９から割
込みコントローラ１５に受信終了信号ＦＲＸＲが出力さ
れ、この割込みコントローラ１９から出力される割込み
信号ＰＩＧにょシＣＰＵ １１は受信終了を知ることが
できる。また、上記データ比較回路２ｏにターミネータ
−データが設定されている場合には、受信バッファ１６
に格納されるデータがこのデータ比較回路２０により１
つのデータ転送毎に比較され、その比較出力ＳＯにより
データがターミネータ−データであることが判定される
と、ダイレクトメモリアクセスコントローラ１９がら割
込みコントローラ１５に受信終了信号ＥＲＸＲが出力さ
れる。そして、上記割込みコントローラ１５から出力さ
れる割込み信号ＰＩＧによりＣＰＵ ７１は受信の終了
を知る。
、ＣＰＵ １１が処理を終了してリセットされると、と
のＣＰＵ １１からシステムバス１２を介してダイレク
トメモリアクセスコントローラ１９にセット信号ＳＤが
出方され、ダイレクトメモリアクセスコントローラ１９
の初期設定が行なわれるとともに、このダイレクトメモ
リアクセスコントローラ１９の制御によりシリアルイン
ターフェイス回路１３の初期設定が行なわれる。この時
、シリアル転送フォーマットによりターミネータ−デー
タ（転送区切りのデータ）が決定されている場合には、
ＣＰＵ １１の制御によシ上記比較回路２０にターばネ
ーターデータが設定される。上述したような初期設定の
終了後、ＣＰＵ １１は他のタスクプログラムの実行に
入る。そして、他のタスクプログラムの実行中にシリア
ルデータの受信が発生した場合には、シリアルインター
フェイス回路１３とダイレクトメモリアクセスコントロ
ーラ１９との間の受信レディ信号ＲＸＲＤＹと読み込み
信号ＲＥとに基づき、ダイレクトメモリアクセスコント
ローラ１９がシリアルデータを読み込み、予め設定され
た受信バッファ１６に順次蓄えて行く。この時、ＣＰＵ
１１はシリアル転送（この場合は受信モード）に関して
の処理は不要であるので、他のタスクプログラムの実行
が継続される。そして、上記受信バッファ１６へのデー
タの読み込みが予め設定されたデータ数に達した場合に
は、ダイレクトメモリアクセスコントローラ１９から割
込みコントローラ１５に受信終了信号ＦＲＸＲが出力さ
れ、この割込みコントローラ１９から出力される割込み
信号ＰＩＧにょシＣＰＵ １１は受信終了を知ることが
できる。また、上記データ比較回路２ｏにターミネータ
−データが設定されている場合には、受信バッファ１６
に格納されるデータがこのデータ比較回路２０により１
つのデータ転送毎に比較され、その比較出力ＳＯにより
データがターミネータ−データであることが判定される
と、ダイレクトメモリアクセスコントローラ１９がら割
込みコントローラ１５に受信終了信号ＥＲＸＲが出力さ
れる。そして、上記割込みコントローラ１５から出力さ
れる割込み信号ＰＩＧによりＣＰＵ ７１は受信の終了
を知る。
その後、ＣＰＵ ｌ １は必要な時に（例えは現在実行
しているタスクプログラムの終了後）受信バッファ１６
を参照し、転送メツセージを解釈する。
しているタスクプログラムの終了後）受信バッファ１６
を参照し、転送メツセージを解釈する。
一方、データの送（Ｍを行なう場合には、ｃＰＵｌｌは
壕ず転送すべき転送メツセージを送信バッファ１７にセ
ットするとともに、ダイレクトメモリアクセスコントロ
ーラ１９に転送データ数を設定してこのコントローラ１
９を作動させる。その後、ＣＰＵ １１は他のタスクプ
ログラムの実行に入る。動作が開始されたダイレクトメ
モリアクセスコントローラ１９は、ＣＰＵ１１とは無関
係にシリアルインターフェイス回路１３からの送信レデ
ィ信号ＴＸＲＤＹおよび書き込み信号ＷＥに基づき、ｊ
哨次メモリ部１８内の送信バッファ１７に格納された転
送データを読み出し、／リアルインターフェイス回路１
３から出力する。データ転送の終了は、予め設定された
転送データ数を転送した後、ダイレクトメモリアクセス
コントローラ１９から割込みコントローラ１５に送信終
了信号ＥＴＸＲを出力することによりＣＰＵ １１に送
信の終了が知らされる。この時点で、ＣＰＵ ７１は次
の送信データを送信バッファ１７にセットし、上述した
動作を繰り返せば良い。
壕ず転送すべき転送メツセージを送信バッファ１７にセ
ットするとともに、ダイレクトメモリアクセスコントロ
ーラ１９に転送データ数を設定してこのコントローラ１
９を作動させる。その後、ＣＰＵ １１は他のタスクプ
ログラムの実行に入る。動作が開始されたダイレクトメ
モリアクセスコントローラ１９は、ＣＰＵ１１とは無関
係にシリアルインターフェイス回路１３からの送信レデ
ィ信号ＴＸＲＤＹおよび書き込み信号ＷＥに基づき、ｊ
哨次メモリ部１８内の送信バッファ１７に格納された転
送データを読み出し、／リアルインターフェイス回路１
３から出力する。データ転送の終了は、予め設定された
転送データ数を転送した後、ダイレクトメモリアクセス
コントローラ１９から割込みコントローラ１５に送信終
了信号ＥＴＸＲを出力することによりＣＰＵ １１に送
信の終了が知らされる。この時点で、ＣＰＵ ７１は次
の送信データを送信バッファ１７にセットし、上述した
動作を繰り返せば良い。
このような構成によれば、ＣＰＵ Ｉ １とは独立して
動作するダイヒ・・クトメモリアクセスコントローラＩ
９およびメモリ部１８を設けたので、マルチタスク動作
中におけるモニタのオーバーヘッド時間をＩＦ５酪でき
、メインＣＰＵ Ｉ １のスルーブツトを向上できる。
動作するダイヒ・・クトメモリアクセスコントローラＩ
９およびメモリ部１８を設けたので、マルチタスク動作
中におけるモニタのオーバーヘッド時間をＩＦ５酪でき
、メインＣＰＵ Ｉ １のスルーブツトを向上できる。
第２ ’７ （ａ） 、 （ｂ）および第３図（ａ）
、 （ｂ）はそれぞれ、前記第１図および前記第６図の
構成における各タスクとリアルタイムモニタ間のプログ
ラムの動きを示している。第２図（ａ） 、 （ｂ）は
データ受信モード、第３図（ａ） 、 （ｂ）はデータ
送信モードを示しており、（ａ）図は前記第６図の構成
、（ｂ）図は前記第１図の構成の場合である。これらの
図では、３キヤラクタの送受信を行なうものと仮定して
いる。図示するように、前記第６図の構成では転送され
るキャラクタ数の倍の数だけリアルタイムモニタの制御
が必要となる。この時、リアルタイムモ二り内での処理
は割込みとタスク切換えの処理であり、これがモニタの
オーバーヘット時間となる。これに対し、前記第１図の
構成では、ＣＰＵ １１の動作と並列にダイレクトメモ
リアクセスコントローラ１９がシリアル転送を行ない、
モニタのル１］御に戻る場合は受信終了時と送伯歯１始
時の各々１度だけであるため、オーバーヘッド時間を短
縮できる。上述した差異は、モニタの動作速度及びシリ
アルデータの転送数により変化するが、一般的には１０
％以上の処理能力の向上となる。
、 （ｂ）はそれぞれ、前記第１図および前記第６図の
構成における各タスクとリアルタイムモニタ間のプログ
ラムの動きを示している。第２図（ａ） 、 （ｂ）は
データ受信モード、第３図（ａ） 、 （ｂ）はデータ
送信モードを示しており、（ａ）図は前記第６図の構成
、（ｂ）図は前記第１図の構成の場合である。これらの
図では、３キヤラクタの送受信を行なうものと仮定して
いる。図示するように、前記第６図の構成では転送され
るキャラクタ数の倍の数だけリアルタイムモニタの制御
が必要となる。この時、リアルタイムモ二り内での処理
は割込みとタスク切換えの処理であり、これがモニタの
オーバーヘット時間となる。これに対し、前記第１図の
構成では、ＣＰＵ １１の動作と並列にダイレクトメモ
リアクセスコントローラ１９がシリアル転送を行ない、
モニタのル１］御に戻る場合は受信終了時と送伯歯１始
時の各々１度だけであるため、オーバーヘッド時間を短
縮できる。上述した差異は、モニタの動作速度及びシリ
アルデータの転送数により変化するが、一般的には１０
％以上の処理能力の向上となる。
以上説明したようにこの発明によれば、シリアル転送時
におけるシリアル入出力に必要とするＣＰＵの処理時ｆ
ＪＩをＭ少におさえることができ、月、つマルチタスク
動作上で生ずるモニタのオーバーヘッド時＋ｉｉｌをも
無視できる程度まで小さくできるすぐれた直列伝送方式
が得られる。。
におけるシリアル入出力に必要とするＣＰＵの処理時ｆ
ＪＩをＭ少におさえることができ、月、つマルチタスク
動作上で生ずるモニタのオーバーヘッド時＋ｉｉｌをも
無視できる程度まで小さくできるすぐれた直列伝送方式
が得られる。。
第１図はこの発明の一実施例に係わる１列伝送方式につ
いて説明するだめの図、第２図および第３図はそれぞれ
従来およびこの発明の一実鏑例に係わる直列伝送方式の
・Ｕ１作を比較して示す図、第４図ないし第７図はそれ
ぞれ従来の１α列伝送方式について説明するだめの図で
ある。 １１・・・ＣＰＵ、１２・・・ンステムバス、Ｉ３中シ
リアルインターフェイス回路、１５・・・割込みコント
ローラ、１８・・・メモリ部、１９・リダイレクトメモ
リアクセスコントローラ、ＥＴＸＲ・・・送信終了信号
、ＥＲＸＲ・・・受信終了信号、Ｐ工Ｇ・・・割込み信
号。
いて説明するだめの図、第２図および第３図はそれぞれ
従来およびこの発明の一実鏑例に係わる直列伝送方式の
・Ｕ１作を比較して示す図、第４図ないし第７図はそれ
ぞれ従来の１α列伝送方式について説明するだめの図で
ある。 １１・・・ＣＰＵ、１２・・・ンステムバス、Ｉ３中シ
リアルインターフェイス回路、１５・・・割込みコント
ローラ、１８・・・メモリ部、１９・リダイレクトメモ
リアクセスコントローラ、ＥＴＸＲ・・・送信終了信号
、ＥＲＸＲ・・・受信終了信号、Ｐ工Ｇ・・・割込み信
号。
Claims (1)
- ＲＳ−２３２Ｃシリアルインターフェイスによりデータ
の直列転送を行なうものにおいて、ＣＰＵと、このＣＰ
Ｕにシステムバスを介して接続されるダイレクトメモリ
アクセスコントローラと、上記ＣＰＵにシステムバスを
介して接続されるシリアルインターフェイス回路と、上
記ＣＰＵにシステムバスを介して接続されるメモリ部と
、上記ダイレクトメモリアクセスコントローラから出力
される送信終了信号および受信終了信号に基づいて上記
ＣＰＵ１１に割込み信号を出力する割込みコントローラ
とを具備し、データの受信時には上記ダイレクトメモリ
アクセスコントローラの制御により受信データを上記メ
モリ部に記憶し、受信終了後上記割込みコントローラに
よつてＣＰＵにデータの受信を知らせ、ＣＰＵが処理中
の動作を終了してからメモリ部に記憶したデータに基づ
く処理を行ない、データの送信時には送信データを予め
上記メモリ部に記憶し、上記ダイレクトメモリアクセス
コントローラの制御により上記ＣＰＵの処理動作とは独
立にデータの送信を行なうことを特徴とする直列伝送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216555A JPS6275857A (ja) | 1985-09-30 | 1985-09-30 | 直列伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216555A JPS6275857A (ja) | 1985-09-30 | 1985-09-30 | 直列伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6275857A true JPS6275857A (ja) | 1987-04-07 |
Family
ID=16690270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216555A Pending JPS6275857A (ja) | 1985-09-30 | 1985-09-30 | 直列伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2647923A1 (fr) * | 1989-03-30 | 1990-12-07 | Mitsubishi Electric Corp | Processeur de donnees |
| US7631114B2 (en) | 2003-03-28 | 2009-12-08 | Renesas Technology Corp. | Serial communication device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154030A (ja) * | 1982-03-08 | 1983-09-13 | Omron Tateisi Electronics Co | Ｄｍａ制御方式 |
| JPS6033648A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | シリアルデ−タ転送制御装置 |
-
1985
- 1985-09-30 JP JP60216555A patent/JPS6275857A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58154030A (ja) * | 1982-03-08 | 1983-09-13 | Omron Tateisi Electronics Co | Ｄｍａ制御方式 |
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