JPS60198938A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS60198938A JPS60198938A JP59054914A JP5491484A JPS60198938A JP S60198938 A JPS60198938 A JP S60198938A JP 59054914 A JP59054914 A JP 59054914A JP 5491484 A JP5491484 A JP 5491484A JP S60198938 A JPS60198938 A JP S60198938A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- circuit
- data
- buffer
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はフレーム単位のデータの授受を行う通信制御装
置に関する。
置に関する。
（従来技術）
従来、この種の通信制御装置は、第１図に示すように、
伝送路からの直列データを並列データに変換する直列並
列変換回路１と、回路１からの並列データをフレーム毎
に受信バッファ２に格納させるための格納制御回路ＤＭ
ＡＣ５と、回路１がらの並列データをフレーム単位で格
納するｎ（任意の正整数）個のバッファブロックからな
る受信バッファ回路２と、送信回路部５と、これら各部
を制御するとともにバッファ内のデータの上位装置への
転送処理を行う制御処理回路４とから構成されている。
伝送路からの直列データを並列データに変換する直列並
列変換回路１と、回路１からの並列データをフレーム毎
に受信バッファ２に格納させるための格納制御回路ＤＭ
ＡＣ５と、回路１がらの並列データをフレーム単位で格
納するｎ（任意の正整数）個のバッファブロックからな
る受信バッファ回路２と、送信回路部５と、これら各部
を制御するとともにバッファ内のデータの上位装置への
転送処理を行う制御処理回路４とから構成されている。
このような従来の通信制御装置において、短時間に多数
のデータフレームおよび制御フレームを受信すると、制
御処理回路４のフレーム処理時間が追いつかず、受信バ
ッファ回路２のバッフ１ブロツクが全て満杯になシ、次
のフレームを受信できなくなることがある。このため、
通信制御装置は送信側に受信できなかったフレームを再
臘送出してもらうための処理を行う必要があシ、通信回
線の効率が低下する。これを避けるために受信バッファ
回路の容量を大きくしてバッフ１ブロツクの数を増しバ
ッファブロックが全て満杯になる確率を低下させる構成
が採用されている。しかしながら、この構成では、一つ
のバッフ１ブロツクは最大炎のフレームを格納できるだ
けの容量（ビット数）を持つ必要があるためバッフ１ブ
ロック全体の容量が大きくなるという欠点がある。
のデータフレームおよび制御フレームを受信すると、制
御処理回路４のフレーム処理時間が追いつかず、受信バ
ッファ回路２のバッフ１ブロツクが全て満杯になシ、次
のフレームを受信できなくなることがある。このため、
通信制御装置は送信側に受信できなかったフレームを再
臘送出してもらうための処理を行う必要があシ、通信回
線の効率が低下する。これを避けるために受信バッファ
回路の容量を大きくしてバッフ１ブロツクの数を増しバ
ッファブロックが全て満杯になる確率を低下させる構成
が採用されている。しかしながら、この構成では、一つ
のバッフ１ブロツクは最大炎のフレームを格納できるだ
けの容量（ビット数）を持つ必要があるためバッフ１ブ
ロック全体の容量が大きくなるという欠点がある。
（発明の目的）
本発明の目的は、上述の欠点を除去しバッフ１容量を小
さくできるとともに制御フレームが受信できない確率を
低減した通信制御装置を提供することにある。
さくできるとともに制御フレームが受信できない確率を
低減した通信制御装置を提供することにある。
（発明の構成）
本発明の装置は、伝送路と上位置装置との間に接続され
該伝送路に対してフレーム単位のデータ送受信を行う通
信制御装置において、前記伝送路から与えられる受信フ
レームがデータフレームであるかまたは制御フレームで
あるかを識別する識別手段と、少なくとも１つの前記デ
ータフレームを一時格納するだめのデータフレーム用バ
ッファと、少なくとも１つの前記制御フレームを一時格
納するための制御フレーム用バッファと、前記識別手段
の識別結果に基づいて前記制御フレームまたはデータフ
レームを前記制御フレーム用バクフ１または前記データ
フレーム用バッフ１にそれぞれ格納゛させるための格納
制御手段とを備えている。
該伝送路に対してフレーム単位のデータ送受信を行う通
信制御装置において、前記伝送路から与えられる受信フ
レームがデータフレームであるかまたは制御フレームで
あるかを識別する識別手段と、少なくとも１つの前記デ
ータフレームを一時格納するだめのデータフレーム用バ
ッファと、少なくとも１つの前記制御フレームを一時格
納するための制御フレーム用バッファと、前記識別手段
の識別結果に基づいて前記制御フレームまたはデータフ
レームを前記制御フレーム用バクフ１または前記データ
フレーム用バッフ１にそれぞれ格納゛させるための格納
制御手段とを備えている。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例を示すブロック図で８はこの
変換された並列データがデータフレームかまたは制御フ
レームかを識別し、この識別結果を格納制御回路ＤＭＡ
Ｃに通知する。この通知によシ格納制御回路３は並列デ
ータをデータフレーム用バッファ回路６かまたは制御フ
レーム用バッフ１回路７のどちらかの空バツフアブロッ
クに順次格納する。データフレーム用バッフ１回路６は
それぞれデータフレームの最大要分の容量を持つｎ個の
バッフ１ブロツク（ＢＬＯＫＯ−１’ｌ ）を有しデー
タが格納されていない空バッフ１ブロックにデータが格
納されるとそのバッフ１ブロツクが使用中であることを
制御処理回路４に表示するとともに次のデータフレーム
を格納する空バッフ１ブロックを割シ当てる制御を行う
。制御フＶ−ム用バッファ回路７は、それぞれ制御フレ
ームの最大要分の容量を持つｍ個（任意の正整数）のバ
ッフ１ブロツク（ＢＬＯＫＯ−ｍ）を有しデータが格納
されていない空バッフ１ブロックに並列データが格納さ
れるとそのバッファブロックが使用中であることを制御
処理回路４に表示するとともに、次の制御フレームを格
納する空バツフアブロックを割シ当てる制御を行う。制
御処理回路４は、データフレーム用バッファ回路６また
は制御フレーム用バッフ１回路７のあるバック１ブロツ
クへのデータフレームまたは制御フレームの格納が完了
すると、該当バッフ１ブロツクのデータを識別し、この
データを上位の中央処理装置に転送するかまたは通信制
御装置内で処理し、これらの転送および処理の終了時に
、 ゛ 該当バッファブロ ックが空になったことを該当バッファ回路に通知する。
変換された並列データがデータフレームかまたは制御フ
レームかを識別し、この識別結果を格納制御回路ＤＭＡ
Ｃに通知する。この通知によシ格納制御回路３は並列デ
ータをデータフレーム用バッファ回路６かまたは制御フ
レーム用バッフ１回路７のどちらかの空バツフアブロッ
クに順次格納する。データフレーム用バッフ１回路６は
それぞれデータフレームの最大要分の容量を持つｎ個の
バッフ１ブロツク（ＢＬＯＫＯ−１’ｌ ）を有しデー
タが格納されていない空バッフ１ブロックにデータが格
納されるとそのバッフ１ブロツクが使用中であることを
制御処理回路４に表示するとともに次のデータフレーム
を格納する空バッフ１ブロックを割シ当てる制御を行う
。制御フＶ−ム用バッファ回路７は、それぞれ制御フレ
ームの最大要分の容量を持つｍ個（任意の正整数）のバ
ッフ１ブロツク（ＢＬＯＫＯ−ｍ）を有しデータが格納
されていない空バッフ１ブロックに並列データが格納さ
れるとそのバッファブロックが使用中であることを制御
処理回路４に表示するとともに、次の制御フレームを格
納する空バツフアブロックを割シ当てる制御を行う。制
御処理回路４は、データフレーム用バッファ回路６また
は制御フレーム用バッフ１回路７のあるバック１ブロツ
クへのデータフレームまたは制御フレームの格納が完了
すると、該当バッフ１ブロツクのデータを識別し、この
データを上位の中央処理装置に転送するかまたは通信制
御装置内で処理し、これらの転送および処理の終了時に
、 ゛ 該当バッファブロ ックが空になったことを該当バッファ回路に通知する。
通常、制御フレームの最大炎はデータフレームのそれに
比べて短かいので制御フレーム用バック１ブロツクの１
ブロツク当シの容量を小さくでき、この結果制御フレー
ム用バックァ回路７全体の容量もデータフレーム用バッ
フ１回路の容量よυ小さくてよい。また、制御フレーム
を受信できなくなる確率を低くするために制御バッフ１
ブロツク数を増加しても従来はどバッファ回路７の容量
は増大しない。この結果、通信回線全体の処理能力が向
上する。
比べて短かいので制御フレーム用バック１ブロツクの１
ブロツク当シの容量を小さくでき、この結果制御フレー
ム用バックァ回路７全体の容量もデータフレーム用バッ
フ１回路の容量よυ小さくてよい。また、制御フレーム
を受信できなくなる確率を低くするために制御バッフ１
ブロツク数を増加しても従来はどバッファ回路７の容量
は増大しない。この結果、通信回線全体の処理能力が向
上する。
（発明の効果）
以上、本発明には、バッファ回路の容量を増大させるこ
となく通信回線利用効率の向上を達成できるという効果
がある。
となく通信回線利用効率の向上を達成できるという効果
がある。
第１図は従来の通信制御装置を示すブロック図および第
２図は本発明〇一実施例を示すブロック図である。 図において、４・・・・・・制御処理回路、３・・・・
・・格納制御回路、２・・・・・・受信バッファ回路、
１・・・・・・直列並列＆換回路、５・・・・・・送信
回路部、６・旧・・データフレーム用バックァ回路、７
・・川・制御フレーム用バッファ回路。
２図は本発明〇一実施例を示すブロック図である。 図において、４・・・・・・制御処理回路、３・・・・
・・格納制御回路、２・・・・・・受信バッファ回路、
１・・・・・・直列並列＆換回路、５・・・・・・送信
回路部、６・旧・・データフレーム用バックァ回路、７
・・川・制御フレーム用バッファ回路。
Claims (1)
- 伝送路と上位装置との間に接続され該伝送路に対してフ
レーム単位のデータ送受信を行う通信制御装置において
、前記伝送路から与えられる受信フレームがデータフレ
ームであるかまたは制御フレームであるかを識別する識
別手段と、少なくとも１つの前記データフレームを一時
格納するためのデータフレーム用バッフ１と、少なくと
も１つの前記制御フレームを一時格納するための制御フ
レーム用バッフ１と、前記識別手段の識別結果に基づい
て前記制御フレームまたはデータフレームを前記制御フ
レーム用バッフ１またはデータフレーム用バッフ１にそ
れぞれ格納させるための格納制御手段とを備えたことを
特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054914A JPS60198938A (ja) | 1984-03-22 | 1984-03-22 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054914A JPS60198938A (ja) | 1984-03-22 | 1984-03-22 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198938A true JPS60198938A (ja) | 1985-10-08 |
Family
ID=12983867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054914A Pending JPS60198938A (ja) | 1984-03-22 | 1984-03-22 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104543A (ja) * | 1986-10-21 | 1988-05-10 | Nec Corp | 受信デ−タ処理方式 |
| JPS63287139A (ja) * | 1987-05-19 | 1988-11-24 | Sharp Corp | シリアル通信システム |
-
1984
- 1984-03-22 JP JP59054914A patent/JPS60198938A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104543A (ja) * | 1986-10-21 | 1988-05-10 | Nec Corp | 受信デ−タ処理方式 |
| JPH0535942B2 (ja) * | 1986-10-21 | 1993-05-27 | Nippon Electric Co | |
| JPS63287139A (ja) * | 1987-05-19 | 1988-11-24 | Sharp Corp | シリアル通信システム |
| JPH0748732B2 (ja) * | 1987-05-19 | 1995-05-24 | シャープ株式会社 | シリアル通信システム |
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