JPS58158733A - プロセツサ間通信方式 - Google Patents
プロセツサ間通信方式Info
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- JPS58158733A JPS58158733A JP57041580A JP4158082A JPS58158733A JP S58158733 A JPS58158733 A JP S58158733A JP 57041580 A JP57041580 A JP 57041580A JP 4158082 A JP4158082 A JP 4158082A JP S58158733 A JPS58158733 A JP S58158733A
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- Japan
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- processor
- transmission
- subchannel
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理システムにおけるプロセッサ間、例え
ば通信制御処理装置と中央処理装置との間の通信方式に
係わり、特に各プロセッサの各メンセージバッファ種別
対応に効率的に通信を行う方式に関するものである。
ば通信制御処理装置と中央処理装置との間の通信方式に
係わり、特に各プロセッサの各メンセージバッファ種別
対応に効率的に通信を行う方式に関するものである。
第１図は本発明で対象としている情報処理システムの一
例で、複数のプロセッサｌがそれぞれプロセッサ間接続
装置（ＰＣＥ）２を通してループ状伝送路により相互に
接続されている例である。このようなンステムにおいて
、従来のプロセッサ間通信方式では、各プロセッサｌか
らプロセッサ間接続装置２へ送受信要求するだめの窓口
（サブチャネル）は１個としていた。この場合の各プロ
セッサに具備されたバッファとサブチャネルの対応を第
２図（ａ）に示す。即ち、第２図（ａ）はプロセッサＡ
、Ｂとも、複数のメディアに対して１種類のバッファを
具備し、通信用パスとしてそれぞれ１個のサブチャネル
（ＳＢＣＨ）を窓口とすることを示している。
例で、複数のプロセッサｌがそれぞれプロセッサ間接続
装置（ＰＣＥ）２を通してループ状伝送路により相互に
接続されている例である。このようなンステムにおいて
、従来のプロセッサ間通信方式では、各プロセッサｌか
らプロセッサ間接続装置２へ送受信要求するだめの窓口
（サブチャネル）は１個としていた。この場合の各プロ
セッサに具備されたバッファとサブチャネルの対応を第
２図（ａ）に示す。即ち、第２図（ａ）はプロセッサＡ
、Ｂとも、複数のメディアに対して１種類のバッファを
具備し、通信用パスとしてそれぞれ１個のサブチャネル
（ＳＢＣＨ）を窓口とすることを示している。
上記従来システムにおけるプロセッサ間通信動作の一例
を第８図（ａ）に示す。第８図（ａ）において、プロセ
ッサＡはデータをプロセッサＢへ転送する場合、送信要
求命令（ＷＲＥＱ）を発行する。プロセッサＡに接続さ
れたプロセッサ間接続装置（ＰＣＥａ）はＷＲＥＱ命令
を受は取ると、プロセッサＡへ受付応答（ＣＥ）を返す
とともに、相手プロセッサ間接続装置（ＰＣＥｂ）を通
してプロセッサＢへ、該送信要求を入出力割込（ＡＴＮ
）により通知する。
を第８図（ａ）に示す。第８図（ａ）において、プロセ
ッサＡはデータをプロセッサＢへ転送する場合、送信要
求命令（ＷＲＥＱ）を発行する。プロセッサＡに接続さ
れたプロセッサ間接続装置（ＰＣＥａ）はＷＲＥＱ命令
を受は取ると、プロセッサＡへ受付応答（ＣＥ）を返す
とともに、相手プロセッサ間接続装置（ＰＣＥｂ）を通
してプロセッサＢへ、該送信要求を入出力割込（ＡＴＮ
）により通知する。
これを契機に、プロセッサＢは読込み命令（Ｒ１＞ＡＤ
）を出し、ＰＣＥｂを通して相手プロセッサのＰＣＥａ
へ送信する。ＰＣＥ８ｔＩ′ｉ、ＲＥＡＤ命令を受は取
ると、マツチングがとれた旨の応答（ＤＥ）をプロセッ
サＡに通知する。このマツチング完了を確認して、プロ
セッサＡはＷＲＩＴＥ命令を出し、データ転送動作が実
行される。そして、送信側ＰＣＥａはＷＲＩＴＥデータ
の送出が終了するとプロセッサ八へ転送終了報告（ＣＥ
、ＤＥ）を行い、受信９１ｊｌ Ｐ ＣＥｂは受信が完
了すると、プロセッサＢへ受信路ｒ報告（ＣＥ、ＤＢ）
を行う。
）を出し、ＰＣＥｂを通して相手プロセッサのＰＣＥａ
へ送信する。ＰＣＥ８ｔＩ′ｉ、ＲＥＡＤ命令を受は取
ると、マツチングがとれた旨の応答（ＤＥ）をプロセッ
サＡに通知する。このマツチング完了を確認して、プロ
セッサＡはＷＲＩＴＥ命令を出し、データ転送動作が実
行される。そして、送信側ＰＣＥａはＷＲＩＴＥデータ
の送出が終了するとプロセッサ八へ転送終了報告（ＣＥ
、ＤＥ）を行い、受信９１ｊｌ Ｐ ＣＥｂは受信が完
了すると、プロセッサＢへ受信路ｒ報告（ＣＥ、ＤＢ）
を行う。
以上のように、従来のプロセッサ間通信方式では、送信
用窓口と受信用窓口が同一であるため、信する必要があ
り、送信要求を相手プロセッサへ入出力割込により通知
し、これを契機に読込み命令を出してマツチングをとる
方法が行なわれていた。このため、ソフトウェアによる
割込み処理オーバヘッドが増加する欠点があった。また
、この間、送信側のプロセッサ間接続装置はマツチング
待（二なり、受信側のプロセッサ間接続装置は読込み指
令待となるため、この間の他プロセツサからの要求に対
しては使用中芯゛答をすることになり、再試行のだめの
ソフトウェアオーバヘッドが増加し、パスの有効利用率
が低下する欠点があった。
用窓口と受信用窓口が同一であるため、信する必要があ
り、送信要求を相手プロセッサへ入出力割込により通知
し、これを契機に読込み命令を出してマツチングをとる
方法が行なわれていた。このため、ソフトウェアによる
割込み処理オーバヘッドが増加する欠点があった。また
、この間、送信側のプロセッサ間接続装置はマツチング
待（二なり、受信側のプロセッサ間接続装置は読込み指
令待となるため、この間の他プロセツサからの要求に対
しては使用中芯゛答をすることになり、再試行のだめの
ソフトウェアオーバヘッドが増加し、パスの有効利用率
が低下する欠点があった。
さらに、プロセッサ間の通信データとして、今後、メツ
セージ、音声、画像等の多様化が予想されるので、第２
図（ａ） ｌ：示すように一種類のバッファで、これら
全てに対応することは、バッファ管理オーバヘッドの増
加、バッファの利用率の低下などの欠点がある。
セージ、音声、画像等の多様化が予想されるので、第２
図（ａ） ｌ：示すように一種類のバッファで、これら
全てに対応することは、バッファ管理オーバヘッドの増
加、バッファの利用率の低下などの欠点がある。
本発明はこれらの欠点を除去するため、バッファを各メ
ディア対応に分割し、各バッファ種別毎に送信用と受信
用のサブチャネルをプロセッサ間接続装置に設け、サブ
チャネルアドレスの１ビツトを送信用と受信用の区別に
用い、プロセッサからの送信指示により指定されたサブ
チャネルアドレスの該当ビットを反転して宛先アドレス
とすることにより、プロセッサ間の効率的な通信を可能
にするものである。
ディア対応に分割し、各バッファ種別毎に送信用と受信
用のサブチャネルをプロセッサ間接続装置に設け、サブ
チャネルアドレスの１ビツトを送信用と受信用の区別に
用い、プロセッサからの送信指示により指定されたサブ
チャネルアドレスの該当ビットを反転して宛先アドレス
とすることにより、プロセッサ間の効率的な通信を可能
にするものである。
以下、図面について本発明の内容を詳細に説明する。
本発明による場合のバッファとサブチャネルの対応を第
２図（ｂ）に示し、プロセッサ間通信動作の一例を第８
図（ｂ）に示す。
２図（ｂ）に示し、プロセッサ間通信動作の一例を第８
図（ｂ）に示す。
第２図（ｂ）の場合、プロセッサＡおよびＢとも、メツ
セージ、音声、画像等の各メディア対応にそれぞれ最適
バッファ長のバッファプールを具備し、各バッファプー
ル対応にＲＥＡＤ用、ｖＶＲＩＴＥ用のサブチャネル（
５ＢＣＨ）により各々に通信パスが設定されている。こ
の各バッファプール対応に１（ＥＡＤ用、ＷＲＩＴＥ用
サブチャネルによるバスを設定することにより、バッフ
ァ管理オーバヘッドが削減される。まだ、マツチング待
、読込み待時のＢＬＩＳＹ応答に対する再試行オーバヘ
ッドは、ＲＥＡＤ用、ＷＲＩＴＥ用として割付けた複数
のサブチャネルを多重動作させることにより回避される
。割込みオーバヘッドの削減は、第３図（ｂ）に示すよ
うに、ＲＥＡＩ）側のサブチャネルに対して先行ＲＥＡ
Ｉ）（ＣＮｖＴ（Ｒ）とＲＥＡＤのコマンドチェイン）
を行うことにより対処できる。
セージ、音声、画像等の各メディア対応にそれぞれ最適
バッファ長のバッファプールを具備し、各バッファプー
ル対応にＲＥＡＤ用、ｖＶＲＩＴＥ用のサブチャネル（
５ＢＣＨ）により各々に通信パスが設定されている。こ
の各バッファプール対応に１（ＥＡＤ用、ＷＲＩＴＥ用
サブチャネルによるバスを設定することにより、バッフ
ァ管理オーバヘッドが削減される。まだ、マツチング待
、読込み待時のＢＬＩＳＹ応答に対する再試行オーバヘ
ッドは、ＲＥＡＤ用、ＷＲＩＴＥ用として割付けた複数
のサブチャネルを多重動作させることにより回避される
。割込みオーバヘッドの削減は、第３図（ｂ）に示すよ
うに、ＲＥＡＩ）側のサブチャネルに対して先行ＲＥＡ
Ｉ）（ＣＮｖＴ（Ｒ）とＲＥＡＤのコマンドチェイン）
を行うことにより対処できる。
また、第２図（ｂ）の場合のアドレス管理の複雑化につ
いては、プロセッサから指示された送信アドレスのあら
かじめ決められたビットをみて送信用サブチャネルアド
レスであるかどうかをチェックし、送信用ならば、これ
を受信用サブチャネルアドレスに変換して送り出すこと
により、送受信アドレスに規則性を持たせアドレス管理
を容易化しハードウェアによるアドレスチェックを可能
にできる。
いては、プロセッサから指示された送信アドレスのあら
かじめ決められたビットをみて送信用サブチャネルアド
レスであるかどうかをチェックし、送信用ならば、これ
を受信用サブチャネルアドレスに変換して送り出すこと
により、送受信アドレスに規則性を持たせアドレス管理
を容易化しハードウェアによるアドレスチェックを可能
にできる。
第４図は本発明による場合のフレームフォーマットの一
例である。第４図に示すように、宛先アドレスＤＡをプ
ロセッサアドレスとサブチャネルアドレスに分離するこ
とにより、１つのサブチャネルを複数の宛先プロセッサ
で共用でき（共用サブチャネル）、サブチャネル数の削
減、使用効率の向上および、バッファをプロセッサ対応
に設ける必要がないため、分割損の削減が可能である。
例である。第４図に示すように、宛先アドレスＤＡをプ
ロセッサアドレスとサブチャネルアドレスに分離するこ
とにより、１つのサブチャネルを複数の宛先プロセッサ
で共用でき（共用サブチャネル）、サブチャネル数の削
減、使用効率の向上および、バッファをプロセッサ対応
に設ける必要がないため、分割損の削減が可能である。
第５図は本発明の中心をなすプロセッサ間接続装［（Ｐ
ＣＢ）の一実施例で、プロセッサアドレスレジスタ（ｐ
ＡＲ）２ｏｌ、宛先アドレスレジスタ（ＤＡＲ）２０８
、通信制御部（’ＣＣ） ２０４、サブチャネルアドレ
スレジスタ（ＳＢＡ）２０６、サブチャネル（ＳＢＣＨ
）２０７、サブチャネル成田しし７スタ（Ｓ［３０Ｒ）
２０８、サブチャネル書込みレジスタ（ＳＢＩＲ）２０
９、フレーム送出、ｘ、 夕７り（Ｆ’ｒＳ ） ２１
１ 、”０”発生器２１２、伝送制御部（ＴＲＣ） ２
１Ｂ 、受信アドレスレジスタ（ＲＡＲ） ２１６ 、
プロセッサアドレス比較器（ＣＯＭＰ）２１７、送受信
バッファ（ＢｔＪＦ）２２１などで構成されている。
ＣＢ）の一実施例で、プロセッサアドレスレジスタ（ｐ
ＡＲ）２ｏｌ、宛先アドレスレジスタ（ＤＡＲ）２０８
、通信制御部（’ＣＣ） ２０４、サブチャネルアドレ
スレジスタ（ＳＢＡ）２０６、サブチャネル（ＳＢＣＨ
）２０７、サブチャネル成田しし７スタ（Ｓ［３０Ｒ）
２０８、サブチャネル書込みレジスタ（ＳＢＩＲ）２０
９、フレーム送出、ｘ、 夕７り（Ｆ’ｒＳ ） ２１
１ 、”０”発生器２１２、伝送制御部（ＴＲＣ） ２
１Ｂ 、受信アドレスレジスタ（ＲＡＲ） ２１６ 、
プロセッサアドレス比較器（ＣＯＭＰ）２１７、送受信
バッファ（ＢｔＪＦ）２２１などで構成されている。
以下、第８図（ｂ）の本発明による場合のプロセッサ間
通信動作例について、第５図のプロセッサ間接続装置の
動作を中心に説明する。前提条件として、あらかじめＰ
ＡＲ２０１に当該プロセッサ固有のアドレスが設定され
ているものとする。また、送信用サブチャネルアドレス
は奇数アドレス、受信サブチャネルアドレスは偶数アド
レスであるとする。
通信動作例について、第５図のプロセッサ間接続装置の
動作を中心に説明する。前提条件として、あらかじめＰ
ＡＲ２０１に当該プロセッサ固有のアドレスが設定され
ているものとする。また、送信用サブチャネルアドレス
は奇数アドレス、受信サブチャネルアドレスは偶数アド
レスであるとする。
ＰＣＥｂでは、プロセッサＢからの先行ＲＥＡＬ）要求
ＣＮＷＴ（Ｒ）が人力バス２０ｚ（二のると、宛先アド
レスがＤＡＲ２０８に設定される。通信制御部２０４は
、該ＤＡＲ２０３の最下位ビット２０５の０“チェック
を行い、０”ならば、ＤＡＲ２０Ｂのサブチャネルアド
レス対応部をＳ Ｂ Ａ ２０６にセットする。
ＣＮＷＴ（Ｒ）が人力バス２０ｚ（二のると、宛先アド
レスがＤＡＲ２０８に設定される。通信制御部２０４は
、該ＤＡＲ２０３の最下位ビット２０５の０“チェック
を行い、０”ならば、ＤＡＲ２０Ｂのサブチャネルアド
レス対応部をＳ Ｂ Ａ ２０６にセットする。
次に通信制御部２０４は、Ｓ Ｂ Ａ ２０６で指定さ
れたサブチャネル２０７の内容をＳ Ｂ ＯＲ２０８に
読み出す。
れたサブチャネル２０７の内容をＳ Ｂ ＯＲ２０８に
読み出す。
そして、該当サブチャネルが空状態ならば、先行Ｂ、Ｅ
ＡＤ力、あったことを表示して５ＢＩＲ２０９にセット
し、これをＳ Ｂ Ａ ２０６で指定するサブチャネル
２０７のアドレスに書き込み、プロセッサＢへ受付応答
（ＣＥ）を出力バス２１０を介して返す。この時点で該
当サブチャネルはＲＥＡＤ待状態となる。″また、該Ｐ
ＣＥｂは空状態となり、他要求の受付けが可能となる。
ＡＤ力、あったことを表示して５ＢＩＲ２０９にセット
し、これをＳ Ｂ Ａ ２０６で指定するサブチャネル
２０７のアドレスに書き込み、プロセッサＢへ受付応答
（ＣＥ）を出力バス２１０を介して返す。この時点で該
当サブチャネルはＲＥＡＤ待状態となる。″また、該Ｐ
ＣＥｂは空状態となり、他要求の受付けが可能となる。
［ＷＲＩＴＥ要求受付動作］
ＰＣＥａでは、プロセッサＡからのＷＲＩＴＥｌｉ求Ｃ
ＮＷＴ（Ｗ）が入力バス２０２にのると、宛先アドレス
がＤＡＲ２０３に設定される。通信制御部２０４は、該
ＤＡＲ２０８の最下位ピット２０５の０１″チエツクを
行い、′ｌ”ならば、Ｄ Ａ Ｒ２０３のサブチャネル
アドレス対応部をＳ’ＢＡ２０６にセットする。次に通
信制御部２０４は、先行ＲＥＡＤの場合と同様にして該
当サブチャネルの内容をチェックし、空状態ならは、Ｓ
Ｂ Ａ ２０６で指定するサブチャネル２０７のアド
レスにＷＲＩＴＥ要求があったことを表示し、プロセッ
サＡへ受付応答（ＣＥ ）を返す。次に、フレーム送出
スタック２１１にＤ Ａ Ｒ２０８のプロセッサアドレ
スおよびサブチャネルアドレスをスタックする。ただし
、サブチャネルアドレスの最下位ビットは、宛先サブチ
ャネルのＲＥＡＤ用を指定するだめ、”０°′発生器２
１２により強制的に０”にする。その後、ＷＲＩＴＥ要
求フレームの送信依頼を伝送制御部２１３へ行う。伝送
制御部２１８は、伝送路２１４から送信権を獲得すると
、フレーム送出スタック２１１の送信要求を第４図に示
すフレーム（ＷＲＩＴＥ要求フレーム）に組立て、順次
、伝送路２１５へ送出する。
ＮＷＴ（Ｗ）が入力バス２０２にのると、宛先アドレス
がＤＡＲ２０３に設定される。通信制御部２０４は、該
ＤＡＲ２０８の最下位ピット２０５の０１″チエツクを
行い、′ｌ”ならば、Ｄ Ａ Ｒ２０３のサブチャネル
アドレス対応部をＳ’ＢＡ２０６にセットする。次に通
信制御部２０４は、先行ＲＥＡＤの場合と同様にして該
当サブチャネルの内容をチェックし、空状態ならは、Ｓ
Ｂ Ａ ２０６で指定するサブチャネル２０７のアド
レスにＷＲＩＴＥ要求があったことを表示し、プロセッ
サＡへ受付応答（ＣＥ ）を返す。次に、フレーム送出
スタック２１１にＤ Ａ Ｒ２０８のプロセッサアドレ
スおよびサブチャネルアドレスをスタックする。ただし
、サブチャネルアドレスの最下位ビットは、宛先サブチ
ャネルのＲＥＡＤ用を指定するだめ、”０°′発生器２
１２により強制的に０”にする。その後、ＷＲＩＴＥ要
求フレームの送信依頼を伝送制御部２１３へ行う。伝送
制御部２１８は、伝送路２１４から送信権を獲得すると
、フレーム送出スタック２１１の送信要求を第４図に示
すフレーム（ＷＲＩＴＥ要求フレーム）に組立て、順次
、伝送路２１５へ送出する。
フレーム送出スタック２１１の送信要求を全て送出する
と、送信権を伝送路２１５へ送る。
と、送信権を伝送路２１５へ送る。
［ＲＥＡＤとＷＲＩＴＥのマツチング動作〕ＰＣＥｂで
は、伝送路２１４からＷＲＩＴＥ要求フレームの宛先ア
ドレス（第４図のＤＡ）を受信すると、伝送制御部２１
Ｂは該アドレスをＲＡＲ２１６に設定する。比較器２１
７はＰＡＲ２０１の自プロセッサアドレストＲＡ Ｒ２
１６内の宛先プロセッサアドレスを比較し、一致すると
一致信号２１８を出力する。この一致信号２１８とＲＥ
ＡＤを示すＲＡＦＬ２１６の最下位ピットの反転信号２
１９（Ｉはインバータを示す）との論理積がＡＮＤ回路
２２０でとられることにより、ＲＡＲ２１６内の宛先ア
ドレスのサブチャネルアドレスがＳ Ｂ Ａ ２０６に
設定される。これを並行して、自宛フレームの場合、送
受信バッファ２２１に該フレームがバッファリングされ
る。次に受信フレームがＷＲＩＴＥ要求フレームの場合
、通信制御部２０４はＳＢ Ａ ２０６で指定される対
応サブチャネルを５ＢＣＩ（２０７からＳ Ｂ ＯＲ２
０８へ読み出し、すでに先行ＲＥＡＤが出ているかどう
かをチェックする。もし先行ＲＥＡＤが出ていれば、Ｒ
ＥＡＤ中表示を行い、８１３１ Ｉｔ２０９を介してＳ
Ｂ Ａ ２０６で指定する５ＢＣＨ２０７のアドレス
に書き込む。その後、プロセッサＢに対して、先行Ｉ’
ｔＥＡＤに対するマツチングが取れた旨の応答（ＤＥ）
を出力バス２１０を介して通知するとともに、バッファ
２２１から該フレームの送信元アドレス（第４図の５Ａ
）ｉ読み出し、Ｄ Ａ Ｒ２０３を介してフレーム送出
スタック２１１に応答要求としてスタックする。該応答
要求は、ＷＲＩＴＥ要求の送信と同様にして伝送路２１
５へ送信される。たたし、送信権は、該応答先に指名付
与して次の転送動作までの間に、他の割込が入らないよ
うにする。このようにして、ＢＵＳＹ応答が発生しない
ようにしている。
は、伝送路２１４からＷＲＩＴＥ要求フレームの宛先ア
ドレス（第４図のＤＡ）を受信すると、伝送制御部２１
Ｂは該アドレスをＲＡＲ２１６に設定する。比較器２１
７はＰＡＲ２０１の自プロセッサアドレストＲＡ Ｒ２
１６内の宛先プロセッサアドレスを比較し、一致すると
一致信号２１８を出力する。この一致信号２１８とＲＥ
ＡＤを示すＲＡＦＬ２１６の最下位ピットの反転信号２
１９（Ｉはインバータを示す）との論理積がＡＮＤ回路
２２０でとられることにより、ＲＡＲ２１６内の宛先ア
ドレスのサブチャネルアドレスがＳ Ｂ Ａ ２０６に
設定される。これを並行して、自宛フレームの場合、送
受信バッファ２２１に該フレームがバッファリングされ
る。次に受信フレームがＷＲＩＴＥ要求フレームの場合
、通信制御部２０４はＳＢ Ａ ２０６で指定される対
応サブチャネルを５ＢＣＩ（２０７からＳ Ｂ ＯＲ２
０８へ読み出し、すでに先行ＲＥＡＤが出ているかどう
かをチェックする。もし先行ＲＥＡＤが出ていれば、Ｒ
ＥＡＤ中表示を行い、８１３１ Ｉｔ２０９を介してＳ
Ｂ Ａ ２０６で指定する５ＢＣＨ２０７のアドレス
に書き込む。その後、プロセッサＢに対して、先行Ｉ’
ｔＥＡＤに対するマツチングが取れた旨の応答（ＤＥ）
を出力バス２１０を介して通知するとともに、バッファ
２２１から該フレームの送信元アドレス（第４図の５Ａ
）ｉ読み出し、Ｄ Ａ Ｒ２０３を介してフレーム送出
スタック２１１に応答要求としてスタックする。該応答
要求は、ＷＲＩＴＥ要求の送信と同様にして伝送路２１
５へ送信される。たたし、送信権は、該応答先に指名付
与して次の転送動作までの間に、他の割込が入らないよ
うにする。このようにして、ＢＵＳＹ応答が発生しない
ようにしている。
一方、ＰＣＥａでは、伝送路２１４からＷＲＩＴＥ要求
に対する応答フレームを受信すると、該フレームを送受
信バッファ２２１にバッファリングするとトモに、該フ
レームの宛先アドレス（ＤＡ）からサブチャネルアドレ
スをＤＡＲ２０８経由でＳ Ｂ Ａ ２０６に設定し、
５ＢＣＨ２０７の対応サブチャネルを５ＢＯＲ２０８に
読み出す。そして、もし該サブチャネルにＷＲＩＴＥ要
求が表示されていれは、これをＷＲＩＴＥ中表示に中表
上、５ＢＩＲ２０９経由で、Ｓ Ｂ Ａ ２０６で指定
する５ＢＣＨ２０７のアドレスに書き込むとともに、プ
ロセッサＡに対して出力バス２１０を介し、ＷＲＩＴ’
Ｅに対するマツチングが取れた旨の応答（ＤＥ）を通知
する。
に対する応答フレームを受信すると、該フレームを送受
信バッファ２２１にバッファリングするとトモに、該フ
レームの宛先アドレス（ＤＡ）からサブチャネルアドレ
スをＤＡＲ２０８経由でＳ Ｂ Ａ ２０６に設定し、
５ＢＣＨ２０７の対応サブチャネルを５ＢＯＲ２０８に
読み出す。そして、もし該サブチャネルにＷＲＩＴＥ要
求が表示されていれは、これをＷＲＩＴＥ中表示に中表
上、５ＢＩＲ２０９経由で、Ｓ Ｂ Ａ ２０６で指定
する５ＢＣＨ２０７のアドレスに書き込むとともに、プ
ロセッサＡに対して出力バス２１０を介し、ＷＲＩＴ’
Ｅに対するマツチングが取れた旨の応答（ＤＥ）を通知
する。
データ転送動作は、上記マツチング動作に引き続いて実
行される。この場合、送信側のＰＣＥａでは、ＷＲＩＴ
Ｅデータが入力バス２０２から−Ｈ送受バツファ２２１
にバツファリングサレタ後、フレーム１１ に構成されて伝送路２１５へ送出される。フレーム構成
におけるアドレスチェック及び発生方法は、％１ＶＦＬ
ＩＴＥ要求フレーム作成処理と同様である。ＷＲＩＴＥ
データの送出が終了すると、送信権を伝送路２１５に送
るとともに、５ＢＣＨ２０７の該当サブチャネルを空状
態にする。このサブチャネルの変更方法は、前記の先行
ＲＥＡＤ受付動作の場合と同様である。その後、通信制
御部２０４ ｉｊ、出力・ζス２１Ｏを経由してプロセ
ッサＡに転送終了報告（ＣＥ、ＤＥ）を行う。
行される。この場合、送信側のＰＣＥａでは、ＷＲＩＴ
Ｅデータが入力バス２０２から−Ｈ送受バツファ２２１
にバツファリングサレタ後、フレーム１１ に構成されて伝送路２１５へ送出される。フレーム構成
におけるアドレスチェック及び発生方法は、％１ＶＦＬ
ＩＴＥ要求フレーム作成処理と同様である。ＷＲＩＴＥ
データの送出が終了すると、送信権を伝送路２１５に送
るとともに、５ＢＣＨ２０７の該当サブチャネルを空状
態にする。このサブチャネルの変更方法は、前記の先行
ＲＥＡＤ受付動作の場合と同様である。その後、通信制
御部２０４ ｉｊ、出力・ζス２１Ｏを経由してプロセ
ッサＡに転送終了報告（ＣＥ、ＤＥ）を行う。
一方、受信側のＰＣＥ、では、伝送路２１４からデータ
を受信すると、ＷＲＩＴＥ要求受信時と同様にしてアド
レスチェックを行う。もし一致していると、５ＢＣＩ−
１２０７より該当サブチャネルを読み出してＲＥＡＤ中
表示かどうかチェックし、ＲＥＡＤ中表示ならば、受信
データを送受信／くソファ２２１にノくソファリングす
る。そして、該当サブチャネルに対してプロセッサＢよ
りＲＥＡＤ指示があると、・くソファ２２１内のデータ
を出力バス２１０経由でプロセッサＢへ送る。その後、
受信が完了してフレームチェックが正常ならば、Ｓ Ｂ
ＣＨ２０７の該当サブチャネルを空状態にし、プロセ
ッサＢに受信路ｒ報告（ＣＥ、ＤＢ）を行う。
を受信すると、ＷＲＩＴＥ要求受信時と同様にしてアド
レスチェックを行う。もし一致していると、５ＢＣＩ−
１２０７より該当サブチャネルを読み出してＲＥＡＤ中
表示かどうかチェックし、ＲＥＡＤ中表示ならば、受信
データを送受信／くソファ２２１にノくソファリングす
る。そして、該当サブチャネルに対してプロセッサＢよ
りＲＥＡＤ指示があると、・くソファ２２１内のデータ
を出力バス２１０経由でプロセッサＢへ送る。その後、
受信が完了してフレームチェックが正常ならば、Ｓ Ｂ
ＣＨ２０７の該当サブチャネルを空状態にし、プロセ
ッサＢに受信路ｒ報告（ＣＥ、ＤＢ）を行う。
以上の動作において、マツチング完了から転送動作の終
了までを除き、サブチャネルの数までの多重動作が可能
である。又、実施例では、プロセッサ間接続装置をチャ
ネル配下の独立装置として説明したが、プロセッサに内
蔵されていてもよい。
了までを除き、サブチャネルの数までの多重動作が可能
である。又、実施例では、プロセッサ間接続装置をチャ
ネル配下の独立装置として説明したが、プロセッサに内
蔵されていてもよい。
以上説明したように、本発明によれば、ノ（ソファ種別
毎に送受１対のサブチャネルを持つこと（二より、先行
ＲＥＡＤが可能となり、入出力割込み回数の削減、〕ζ
ツフソフ理オーツ（ヘッドの削減などが可能である。ま
た、送信側で送信サブチャネルアドレスを受゛信サブチ
ャネルアドレスに変更することにより、アドレス管理が
容易となる。
毎に送受１対のサブチャネルを持つこと（二より、先行
ＲＥＡＤが可能となり、入出力割込み回数の削減、〕ζ
ツフソフ理オーツ（ヘッドの削減などが可能である。ま
た、送信側で送信サブチャネルアドレスを受゛信サブチ
ャネルアドレスに変更することにより、アドレス管理が
容易となる。
第′１図は本発明で対象とする情報処理システムの構成
例を示す図、第２図（ａ）、（ｂ）Ｆｉ従来および本発
明の場合のバッファとサブチャネルの対応を示す図、第
８図（ａ）、（ｂ）は従来と本発明の場合のプロセッサ
間通信動作例を示す図、第４図は本発明を適用した場合
のフレームフォーマットの一例を示す図、第５図は本発
明の中心をなすプロセッサ間接続装置の一実施例を示す
図である。 ■・・・プロセッサ、２・・・プロセッサ間接続装置、
２０１・・・プロセッサアドレスレジスタ、２０３・・
・宛先アドレスレジスタ、２０４・・・通信制御部、２
０６・・・サブチャネルアドレスレジスタ、２０７・・
・サブチャネル、２０８・・・サブチャネル読出しレジ
スタ、２０９・・・サブチャネル書込みレジスタ、２１
１・・・フレーム送出スタック、２Ｈ３・・・伝送制御
部、２１６・・・受信アドレスレジスタ、 ２１７・・
・プロセッサアドレス比較器、２２１・・・送受信バッ
ファ。 代理人弁理士 鈴 木 誠 第２図（４） 第２図（し） 第３図（の 第３図（ｂ）
例を示す図、第２図（ａ）、（ｂ）Ｆｉ従来および本発
明の場合のバッファとサブチャネルの対応を示す図、第
８図（ａ）、（ｂ）は従来と本発明の場合のプロセッサ
間通信動作例を示す図、第４図は本発明を適用した場合
のフレームフォーマットの一例を示す図、第５図は本発
明の中心をなすプロセッサ間接続装置の一実施例を示す
図である。 ■・・・プロセッサ、２・・・プロセッサ間接続装置、
２０１・・・プロセッサアドレスレジスタ、２０３・・
・宛先アドレスレジスタ、２０４・・・通信制御部、２
０６・・・サブチャネルアドレスレジスタ、２０７・・
・サブチャネル、２０８・・・サブチャネル読出しレジ
スタ、２０９・・・サブチャネル書込みレジスタ、２１
１・・・フレーム送出スタック、２Ｈ３・・・伝送制御
部、２１６・・・受信アドレスレジスタ、 ２１７・・
・プロセッサアドレス比較器、２２１・・・送受信バッ
ファ。 代理人弁理士 鈴 木 誠 第２図（４） 第２図（し） 第３図（の 第３図（ｂ）
Claims (1)
- （１１複数のプロセッサを伝送路により相互接続し、プ
ロセッサのバッファ間でデータの送受信を行う情報処理
システムにおいて、前記プロセッサと前記伝送路の間に
プロセッサ間接続装置を設置し、該プロセッサ間接続装
置に、前記プロセッサのバッファ種別毎に送信用と受信
用の１対ずつのサブチャネルを設けて、サブチャネルア
ドレス情報の特定ピットの値により送信用と受信用のサ
ブチャネルを区別し、プロセッサからの送信指示により
指定されたサブチャネルアドレス情報の該当ビットを反
転して宛先サブチャネルアドレスとし、プロセッサのバ
ッファ間で指定サブチャネルを通してデータの送受信を
行うことを特徴とするプロセッサ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041580A JPS58158733A (ja) | 1982-03-16 | 1982-03-16 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041580A JPS58158733A (ja) | 1982-03-16 | 1982-03-16 | プロセツサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158733A true JPS58158733A (ja) | 1983-09-21 |
| JPH0142012B2 JPH0142012B2 (ja) | 1989-09-08 |
Family
ID=12612377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041580A Granted JPS58158733A (ja) | 1982-03-16 | 1982-03-16 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158733A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006435A1 (en) * | 1990-09-28 | 1992-04-16 | Fujitsu Limited | Message control system in a data communication system |
| JP2512847B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU6850890A (en) * | 1990-01-12 | 1991-08-01 | Jordan K. Davis | A percutaneous diskectomy procedure using a laser |
-
1982
- 1982-03-16 JP JP57041580A patent/JPS58158733A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006435A1 (en) * | 1990-09-28 | 1992-04-16 | Fujitsu Limited | Message control system in a data communication system |
| AU647535B2 (en) * | 1990-09-28 | 1994-03-24 | Fujitsu Limited | Message control system in a data communication system |
| JP2512847B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
| US5727151A (en) * | 1990-09-28 | 1998-03-10 | Fujitsu Limited | Message control system specifying message storage buffer for data communication system with general purpose and arbitrary form buffers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142012B2 (ja) | 1989-09-08 |
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