JPS60198777A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60198777A JPS60198777A JP59053932A JP5393284A JPS60198777A JP S60198777 A JPS60198777 A JP S60198777A JP 59053932 A JP59053932 A JP 59053932A JP 5393284 A JP5393284 A JP 5393284A JP S60198777 A JPS60198777 A JP S60198777A
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- JP
- Japan
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- film
- layer
- electrode film
- zone
- semiconductor substrate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体基板の主表面に露出する一導電形の複
数の帯域にそれぞれ被着された電極膜に共通の接続導体
が接触する半導体装置の製造方法に関する。
数の帯域にそれぞれ被着された電極膜に共通の接続導体
が接触する半導体装置の製造方法に関する。
例えばゲートターンオフ（以下ＧＴＯと記す）サイリス
タは、電流遮断時間が短いことが要求され、電流鐘断は
エミッタ値域に設けられふカソード１極からゲート電極
に電流担体を引き出すことによって行われるので、エミ
ッタ領域の中心からゲート電極までの距離の短い方が望
ましいため、一般にエミッタ領域はゲート電極に取囲ま
れた細い帯状に形成され、カソード１極が各エミッタ領
域にそれぞれ°分離して設けられる。第１図はＧＴＯサ
イリスタの素子の一部を示し、ｐ形エミッタｐｇ％ ｎ
形ベースｎ３％ｐ形ベースｐＩ＋およびｎ形エミッタｎ
にの４層からなる半導体基板１の下面はろう材３によシ
支持板２に固着されている。半導体基板１の上面にはｐ
Ｂ層上に設けられたゲート電極模本、職層上に設けられ
たカソード電極膜５が存在し、カソード電極膜５は共通
に電極板６に接触している。
タは、電流遮断時間が短いことが要求され、電流鐘断は
エミッタ値域に設けられふカソード１極からゲート電極
に電流担体を引き出すことによって行われるので、エミ
ッタ領域の中心からゲート電極までの距離の短い方が望
ましいため、一般にエミッタ領域はゲート電極に取囲ま
れた細い帯状に形成され、カソード１極が各エミッタ領
域にそれぞれ°分離して設けられる。第１図はＧＴＯサ
イリスタの素子の一部を示し、ｐ形エミッタｐｇ％ ｎ
形ベースｎ３％ｐ形ベースｐＩ＋およびｎ形エミッタｎ
にの４層からなる半導体基板１の下面はろう材３によシ
支持板２に固着されている。半導体基板１の上面にはｐ
Ｂ層上に設けられたゲート電極模本、職層上に設けられ
たカソード電極膜５が存在し、カソード電極膜５は共通
に電極板６に接触している。
このようなゲート電極膜４．カソード電極膜５は、全面
に被着された金属膜から選択エツチングによシ形成され
る。接触電板板６は、電流が細いカソード電極膜５内を
横に流れて電圧降下が生ずるのを防ぐ丸めと、さらに半
導体基板ｌ内で発生し良熱を外部へ逃がすために役立ち
、電力用半導体装置では一般に用いられる構成である。
に被着された金属膜から選択エツチングによシ形成され
る。接触電板板６は、電流が細いカソード電極膜５内を
横に流れて電圧降下が生ずるのを防ぐ丸めと、さらに半
導体基板ｌ内で発生し良熱を外部へ逃がすために役立ち
、電力用半導体装置では一般に用いられる構成である。
このとき、ゲート電極膜４がカソード電極膜５と接触電
極板６を介して短絡されることのないよう、これら二つ
の電極膜の一間に図のような段差を設けることが行われ
る。このような電極構造の半導体装置において、製造過
程の途中で何れかのカソード電極に欠陥のあることが見
出されることがある。例えば、カソード電極膜５１の下
に図で示すようにｎｍ層に欠陥部フが存在し、カソード
電極膜６１とゲート電極膜４との間が導通状態にある場
合は、遮断信号がカソード電極膜５１へ欠陥部７を通っ
て流れ、電流遮断が有効に行われない。このような場合
、欠陥のあるエミッタ領域には主電流を流さないような
方策がとられることが望ましい。その方策として欠陥フ
のあるｎ１層８の上のカソード電極膜５１を切削して除
去し、接触電極板６に接触させないようにする方法が知
られている。しかしこの方法は、半導体基板に密着し走
電極膜に対する機械的加工であるから、電極膜の切削の
際に半導体基板まで損傷を与える可能性が大きｈという
欠点を持ち、あるいは切削された電極膜が残ってゲート
電極膜とカソード電極膜の短絡の原因となる虞である。
極板６を介して短絡されることのないよう、これら二つ
の電極膜の一間に図のような段差を設けることが行われ
る。このような電極構造の半導体装置において、製造過
程の途中で何れかのカソード電極に欠陥のあることが見
出されることがある。例えば、カソード電極膜５１の下
に図で示すようにｎｍ層に欠陥部フが存在し、カソード
電極膜６１とゲート電極膜４との間が導通状態にある場
合は、遮断信号がカソード電極膜５１へ欠陥部７を通っ
て流れ、電流遮断が有効に行われない。このような場合
、欠陥のあるエミッタ領域には主電流を流さないような
方策がとられることが望ましい。その方策として欠陥フ
のあるｎ１層８の上のカソード電極膜５１を切削して除
去し、接触電極板６に接触させないようにする方法が知
られている。しかしこの方法は、半導体基板に密着し走
電極膜に対する機械的加工であるから、電極膜の切削の
際に半導体基板まで損傷を与える可能性が大きｈという
欠点を持ち、あるいは切削された電極膜が残ってゲート
電極膜とカソード電極膜の短絡の原因となる虞である。
本発明は、上述の欠点を除去して半導体基板の主表面１
１ＣＭ出する帯域に存在する欠陥部への電流を、半導体
基板の他の部分に悪い影響を与えることなく阻止するこ
とができる製造方法を提供することを目的とする。
１ＣＭ出する帯域に存在する欠陥部への電流を、半導体
基板の他の部分に悪い影響を与えることなく阻止するこ
とができる製造方法を提供することを目的とする。
本発明は、主表面に露出する帯域への電極膜被着の前に
帯域中に存在する欠陥を見出し、欠陥を有する帯域の表
面に絶縁膜を被着し、次いでその絶縁膜で覆われない帯
域Ｋｔ＆膜の被着を行うことにより上記の目的を達する
ものである。
帯域中に存在する欠陥を見出し、欠陥を有する帯域の表
面に絶縁膜を被着し、次いでその絶縁膜で覆われない帯
域Ｋｔ＆膜の被着を行うことにより上記の目的を達する
ものである。
以下本発明を、第１図と共通の部分に同一の符号を付さ
れた図を引用して実施例に関連して説明する。
れた図を引用して実施例に関連して説明する。
第２図は本発明の一実施例にょシ造られ九〇ＴＯサイリ
スタの要部断面図で、第１図と異なる点は、冬陥部１を
有する職層８の上に、例えば酸化膜。
スタの要部断面図で、第１図と異なる点は、冬陥部１を
有する職層８の上に、例えば酸化膜。
窒化膜等の絶縁Ｍ９が被覆されており、この絶縁膜９の
上にはカソード電極膜５が形成されていないことである
。絶縁膜９が存在しない場合、ｎｍ層の表面と接触電極
板６の間隙は釦〜恥μｍにすぎないので、電極板６の表
面に存在するのが避けられない凹凸の大めに、欠陥部マ
の存在するｎ１層８に電極板６が接触するおそれがある
。しかし絶縁属９が存在するため、欠陥部を有するｎ１
層８には電極板６０表面に凹凸があっても主電流が絶対
に流れることはない。従って、欠陥部がＧＴＯサイリス
タの電流遮断の妨げになることがない。第３図（、）し
てマーキングを行い、第３図（ａ）に示すように表面全
面に周知の方法で酸化あるいは窒化等を行って絶縁膜９
を形成する。次いで、周知のフォトエラー・グ技術を適
用して第°図（１，）に示すように欠陥部フを有するｎ
１層８の上のみに絶縁膜９を残す。
上にはカソード電極膜５が形成されていないことである
。絶縁膜９が存在しない場合、ｎｍ層の表面と接触電極
板６の間隙は釦〜恥μｍにすぎないので、電極板６の表
面に存在するのが避けられない凹凸の大めに、欠陥部マ
の存在するｎ１層８に電極板６が接触するおそれがある
。しかし絶縁属９が存在するため、欠陥部を有するｎ１
層８には電極板６０表面に凹凸があっても主電流が絶対
に流れることはない。従って、欠陥部がＧＴＯサイリス
タの電流遮断の妨げになることがない。第３図（、）し
てマーキングを行い、第３図（ａ）に示すように表面全
面に周知の方法で酸化あるいは窒化等を行って絶縁膜９
を形成する。次いで、周知のフォトエラー・グ技術を適
用して第°図（１，）に示すように欠陥部フを有するｎ
１層８の上のみに絶縁膜９を残す。
さらに、第３図（ｃ）に示すように絶縁属９の上をポリ
四弗化エチレン樹脂などのマスク１ｏを用いて覆い、他
の部分に、例えばアルミニウムの蒸着層１１を形成し、
フォトエッチ９グにょシ第３図（ｄ）に示すようにゲー
ト電極膜４とカソード電極膜６を分離する。このフォト
エツチングに用いるフォトマスクは、欠陥部フがどこに
存在しても同じマスクを用いることができる。
四弗化エチレン樹脂などのマスク１ｏを用いて覆い、他
の部分に、例えばアルミニウムの蒸着層１１を形成し、
フォトエッチ９グにょシ第３図（ｄ）に示すようにゲー
ト電極膜４とカソード電極膜６を分離する。このフォト
エツチングに用いるフォトマスクは、欠陥部フがどこに
存在しても同じマスクを用いることができる。
ｎ３層８の上の絶縁膜９は選択蒸着マスクを用いて形成
し、フォトエツチング工程を省略することもできる。
し、フォトエツチング工程を省略することもできる。
以上の実施例ではＧＴＯサイリスタについて説明したが
、エミッタ領域が分割形成されるパワートランジスタに
おいても同様に実施できることは言うまでもない。
、エミッタ領域が分割形成されるパワートランジスタに
おいても同様に実施できることは言うまでもない。
本発明は、主表面に露出する複数の帯域に共通の接続導
体が電極膜を介して接触する半導体装置において、欠陥
部を有する帯域にのみ絶縁膜を被覆してその上には電極
膜を形成しない構造とすることによシ、接続導体面に凹
凸があっても、あるいは絶縁膜に多少の欠陥があっても
他の健全な帯域と完全に電気的に分離するものである。
体が電極膜を介して接触する半導体装置において、欠陥
部を有する帯域にのみ絶縁膜を被覆してその上には電極
膜を形成しない構造とすることによシ、接続導体面に凹
凸があっても、あるいは絶縁膜に多少の欠陥があっても
他の健全な帯域と完全に電気的に分離するものである。
これによシ半導体装置の正常な動作が保証される。この
方法は、半導体基板に密着した電極膜を切削加工で除去
する方法に比較して半導体基板に損傷を与える危険性が
はるかに小さく、欠陥部の作用を簡単にしかも確実に抑
制することができるのでその効果はすこぶる高い。
方法は、半導体基板に密着した電極膜を切削加工で除去
する方法に比較して半導体基板に損傷を与える危険性が
はるかに小さく、欠陥部の作用を簡単にしかも確実に抑
制することができるのでその効果はすこぶる高い。
第１図はＧＴＯサイリスタの要部断面図、第２図は本発
明の一実施例によるＧＴＯサイリスタの要部断面図、第
３図は第２図に示し九〇ＴＯサイリスタの製造工程の一
部を順次示す要部断面図である。 ｌ・・・半導体基板、４・・・ゲート電極膜、５・・・
カソード電極膜、６・・・接触電極板、フ・・・欠陥部
、８・・・欠陥部のあるｎ１層、９・・・絶縁膜。 代３人７．：ｎ 山 口 Ｎ立“′） １１図 才２図 （ａ） （ｂ） （ｃ ） 、 （ｄ ） 才３図
明の一実施例によるＧＴＯサイリスタの要部断面図、第
３図は第２図に示し九〇ＴＯサイリスタの製造工程の一
部を順次示す要部断面図である。 ｌ・・・半導体基板、４・・・ゲート電極膜、５・・・
カソード電極膜、６・・・接触電極板、フ・・・欠陥部
、８・・・欠陥部のあるｎ１層、９・・・絶縁膜。 代３人７．：ｎ 山 口 Ｎ立“′） １１図 才２図 （ａ） （ｂ） （ｃ ） 、 （ｄ ） 才３図
Claims (1)
- 【特許請求の範囲】 １）半導体基板の主表面に露出する一導電形の複数の帯
域にそれぞれ被着された電極膜に共通の接続導体が接触
する半導体装置の製造方法において。 電極膜被着の前に帯域中に存在する欠陥を見出し、該欠
陥を有する帯域の表面に絶縁膜を被着し、次いで該絶縁
膜で覆われない帯域に電極膜の被着を行うことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053932A JPS60198777A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053932A JPS60198777A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198777A true JPS60198777A (ja) | 1985-10-08 |
Family
ID=12956506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59053932A Pending JPS60198777A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244745A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 圧接型半導体装置 |
-
1984
- 1984-03-21 JP JP59053932A patent/JPS60198777A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244745A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 圧接型半導体装置 |
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