JPS60192443A - 監視装置 - Google Patents
監視装置Info
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- JPS60192443A JPS60192443A JP59047234A JP4723484A JPS60192443A JP S60192443 A JPS60192443 A JP S60192443A JP 59047234 A JP59047234 A JP 59047234A JP 4723484 A JP4723484 A JP 4723484A JP S60192443 A JPS60192443 A JP S60192443A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロプロセッサを用いて被監視対象物の状
態を監視する監視装置において、同時多発及び短時間に
頻゛発するプロセス情報に対して効率的な情報の取込み
とマイクロプロセッサの負荷の軽減を可能にした監視装
置に関するものである。
態を監視する監視装置において、同時多発及び短時間に
頻゛発するプロセス情報に対して効率的な情報の取込み
とマイクロプロセッサの負荷の軽減を可能にした監視装
置に関するものである。
従来のマイクロプロセッサを用いた監視装置は、プロセ
ス情報の入力に用いる各プロセス入力器を、周期的に順
次サンプリングすることによシ読込み処理を行なってい
る。
ス情報の入力に用いる各プロセス入力器を、周期的に順
次サンプリングすることによシ読込み処理を行なってい
る。
第１図は従来の監視装置の構成図であシ、これによって
説明する。
説明する。
第１図において、１は監視装置であって、マイクロプロ
セッサ（以下ＭＰＵという）２と複数のプロセス入力器
（以下ＰＩ／Ｏという）３−１．：’τ２，・・・３−
ｎとからなシ、これらのＭＰＵ２とｎ個のＰＩ／Ｏとは
アドレス及びデータバスＡを介して夫々接続されている
。
セッサ（以下ＭＰＵという）２と複数のプロセス入力器
（以下ＰＩ／Ｏという）３−１．：’τ２，・・・３−
ｎとからなシ、これらのＭＰＵ２とｎ個のＰＩ／Ｏとは
アドレス及びデータバスＡを介して夫々接続されている
。
そしてＭＰＵ２は複数のＰＩ／０３−１．３−２、・・
・３−ｎを順次サンプリング読込みすることにより、夫
々のＰＩ／Ｏからプロセス入力情報を得て被監視対象物
の状態を監視していた。
・３−ｎを順次サンプリング読込みすることにより、夫
々のＰＩ／Ｏからプロセス入力情報を得て被監視対象物
の状態を監視していた。
上記した従来装置線状態変化のないプロセス情報も含め
て、プロセス入力情報の全点数を読込まなければならず
、しかもその都度、記憶回路の旧情報と比較して状態変
化の検出処理を行々う構成であるため、ＭＰＵの処理能
力が非常に制約を受け、その結果、読込み可能点数及び
サンプリング周期も速くできない等の欠点を有していた
。
て、プロセス入力情報の全点数を読込まなければならず
、しかもその都度、記憶回路の旧情報と比較して状態変
化の検出処理を行々う構成であるため、ＭＰＵの処理能
力が非常に制約を受け、その結果、読込み可能点数及び
サンプリング周期も速くできない等の欠点を有していた
。
本発明は上記問題点を解決することを目的としてなされ
たものであシ、高速度のサンプリング、ＭＰＵの処理能
力の向上及びプロセス情報の効率的な取込みを可能にし
た監視装置を提供することを目的としている。
たものであシ、高速度のサンプリング、ＭＰＵの処理能
力の向上及びプロセス情報の効率的な取込みを可能にし
た監視装置を提供することを目的としている。
本発明では各プロセス入力器から取込んだプロセス情報
をワードシリアルビットパラレル変換器を介してーＩＩ
，ＦＩＦＯメモリに入力して後、状態変化のあったプロ
セス情報のみをＭＰＵに読込ませようとするものである
。
をワードシリアルビットパラレル変換器を介してーＩＩ
，ＦＩＦＯメモリに入力して後、状態変化のあったプロ
セス情報のみをＭＰＵに読込ませようとするものである
。
以下図画を参照しで実施例を説明する。第２図は本発明
による監視装置の一実施例構成図である。
による監視装置の一実施例構成図である。
第２図において、４は監視装置であシ、ＭＰＵ５とＦＩ
ＦＯメモリ付プロセス入力器（以下Ｆ−ＰＩ／Ｏという
）６とはアドレス及びデータパスＢを介して接続され、
Ｆ−ＰＩ／０６とワードシリアルビットパラレル変換器
（以下ＷＳＢＰ変換器という）７とはアドレス及びデー
タパスＣを介して接続される。また、複数のＰＩ／０８
”１．８−２，−８−ｎはアドレス及びデータパスＤに
よりＷＳＢＰ変換器７に接続される。なお、ａはストロ
ーブ信号、ｂは割込信号、Ｃは割込リセット信号である
。
ＦＯメモリ付プロセス入力器（以下Ｆ−ＰＩ／Ｏという
）６とはアドレス及びデータパスＢを介して接続され、
Ｆ−ＰＩ／０６とワードシリアルビットパラレル変換器
（以下ＷＳＢＰ変換器という）７とはアドレス及びデー
タパスＣを介して接続される。また、複数のＰＩ／０８
”１．８−２，−８−ｎはアドレス及びデータパスＤに
よりＷＳＢＰ変換器７に接続される。なお、ａはストロ
ーブ信号、ｂは割込信号、Ｃは割込リセット信号である
。
第３図はＷＳＢＰ変換器の構成図である。ＷＳＢＰ変換
器７はコントロール回路９とアドレスカウンター１０と
ランダムアクセスメモリ（以下ＲＡＭという）１１と状
態変化検出回路１２からなっておシ、アドレスカウンタ
ー１０とＲＡＭ１６とはアドレスパスＴで接続され、更
に、このアドレスパスＴはパッファ１３とパスＷとによ
Ｊｎ個のＰＩ／０８−１．８−２，・・・８ｎに接続さ
れ、又、パッファ１４とパスＹとによりＦ−ＰＩ／０６
に接続される。ｎ個のＰＩ／０８−１，８−２，−８−
ｎに接続されているパスＸはパッ７ア１５とデータパス
ＶによってＲＡＭ１１と接続され、更にパッファ１６を
介してパス２でＦ−ＰＩ／０６と接続される。コントロ
ール回路９は発振器をそなえ、クロック信号ｄをアドレ
スカウンター１０に出力すると共に、Ｆ−ＰＩ／０６に
対してストローブ信号ａを出力する。ｅはデータ読出信
号、ｆはデータ書込信号であって共にコントロール回路
９からＲＡＭ１１に対して出力され、ｇは状変信号であ
って状態変化検出回路１２からコントロール回路９に対
して出力される。なお、Ｕは旧データであ，９ＲＡＭ１
１から状態変化検出回路１２に出力される。
器７はコントロール回路９とアドレスカウンター１０と
ランダムアクセスメモリ（以下ＲＡＭという）１１と状
態変化検出回路１２からなっておシ、アドレスカウンタ
ー１０とＲＡＭ１６とはアドレスパスＴで接続され、更
に、このアドレスパスＴはパッファ１３とパスＷとによ
Ｊｎ個のＰＩ／０８−１．８−２，・・・８ｎに接続さ
れ、又、パッファ１４とパスＹとによりＦ−ＰＩ／０６
に接続される。ｎ個のＰＩ／０８−１，８−２，−８−
ｎに接続されているパスＸはパッ７ア１５とデータパス
ＶによってＲＡＭ１１と接続され、更にパッファ１６を
介してパス２でＦ−ＰＩ／０６と接続される。コントロ
ール回路９は発振器をそなえ、クロック信号ｄをアドレ
スカウンター１０に出力すると共に、Ｆ−ＰＩ／０６に
対してストローブ信号ａを出力する。ｅはデータ読出信
号、ｆはデータ書込信号であって共にコントロール回路
９からＲＡＭ１１に対して出力され、ｇは状変信号であ
って状態変化検出回路１２からコントロール回路９に対
して出力される。なお、Ｕは旧データであ，９ＲＡＭ１
１から状態変化検出回路１２に出力される。
第４図はＦＩＦＯメモリ付プロセス入力器の構成図１７
幕 である。Ｆ−ＰＦＩＦＯメモリ１７とプロセス入力器Ｐ
Ｉ／Ｏｌｓと割込発生回路１９とからなり、ＦＩＦＯメ
モリ１７からＰＩ／０１８に対してアドレス出力Ｍとデ
ータ出力Ｎで接続されておシ、又、ＰＩ／ｔ）１８から
はＦＩＦＯメモリ１２に対してメモリデータ更新信号ｈ
によって接続゜されている。割込発生回路１９はＦＩＦ
Ｏメモリ１７にデータが入力されて、ＦＩＦＯメモリｌ
７の出力に達すると、割込起動信号ｋが出力されて割込
信号ｂがＭＰＵ５に対して出力される。Ｃは割込みリセ
ット信号であってＭＰＵ５よシ出力される。なお、Ｒは
アドレスノ々ス、Ｓはデータパスであって共にＭＰＵ５
に接続される。
幕 である。Ｆ−ＰＦＩＦＯメモリ１７とプロセス入力器Ｐ
Ｉ／Ｏｌｓと割込発生回路１９とからなり、ＦＩＦＯメ
モリ１７からＰＩ／０１８に対してアドレス出力Ｍとデ
ータ出力Ｎで接続されておシ、又、ＰＩ／ｔ）１８から
はＦＩＦＯメモリ１２に対してメモリデータ更新信号ｈ
によって接続゜されている。割込発生回路１９はＦＩＦ
Ｏメモリ１７にデータが入力されて、ＦＩＦＯメモリｌ
７の出力に達すると、割込起動信号ｋが出力されて割込
信号ｂがＭＰＵ５に対して出力される。Ｃは割込みリセ
ット信号であってＭＰＵ５よシ出力される。なお、Ｒは
アドレスノ々ス、Ｓはデータパスであって共にＭＰＵ５
に接続される。
次に第３図に示されるＷ８ＢＰ変換器と第４図に示され
るＦ−ＰＩ／Ｏとの全体的動作を説明する。
るＦ−ＰＩ／Ｏとの全体的動作を説明する。
先ず、第３図においてＷＳＢＰ変換器７は、コントロー
ル回路９から常時クロック信号ｄをμＳの速度で更新し
ており、これがアドレスカウンター１０によりバッファ
１３を介してｎ個のＰＩ／０８−１．８−２，・・・８
−ｎに対して出力している。そして前記ｎ個の各ＰＩ／
Ｏはアドレスカウンター１０のアドレスに対応してアド
レスが決められており、そのｎ個のＰＩ／Ｏからのデー
タ、即ちプロセス情報はパスＸとパッファ１５を介して
データノぐスＶによりＲＡＭ１１と、状態変化検出回路
１２とに渡され、更にパッファ１６を介してアドレ粘よ
り第４図のＦＩＦＯメモ１月７に渡される。又、アドレ
スカウンター１０からのアドレスはバッファ１４とアド
レスパスＹによシ第４図のＦＩＦＯメモリ１７に渡され
る。
ル回路９から常時クロック信号ｄをμＳの速度で更新し
ており、これがアドレスカウンター１０によりバッファ
１３を介してｎ個のＰＩ／０８−１．８−２，・・・８
−ｎに対して出力している。そして前記ｎ個の各ＰＩ／
Ｏはアドレスカウンター１０のアドレスに対応してアド
レスが決められており、そのｎ個のＰＩ／Ｏからのデー
タ、即ちプロセス情報はパスＸとパッファ１５を介して
データノぐスＶによりＲＡＭ１１と、状態変化検出回路
１２とに渡され、更にパッファ１６を介してアドレ粘よ
り第４図のＦＩＦＯメモ１月７に渡される。又、アドレ
スカウンター１０からのアドレスはバッファ１４とアド
レスパスＹによシ第４図のＦＩＦＯメモリ１７に渡され
る。
第５図はＷＳＢＰ変換器の動作を説明するタイムチャー
トであシ、これによって一連の動作を説明する。
トであシ、これによって一連の動作を説明する。
先ず、アドレスカウンター１０は常時数μｓの速度でク
ロック信号ｄを更新しておシ、その都度各プロセス入力
器ＰＩ／０８１＊８−２，”・８−ｎに対して出力され
ている。このｎ個のＰＩ／０８−１．８−２・・・８−
ｎｌｌ″ｊ：夫々アドレスが決められており、各アドレ
スに対応したＰＩ／Ｏはプロセス情報を出力する。
ロック信号ｄを更新しておシ、その都度各プロセス入力
器ＰＩ／０８１＊８−２，”・８−ｎに対して出力され
ている。このｎ個のＰＩ／０８−１．８−２・・・８−
ｎｌｌ″ｊ：夫々アドレスが決められており、各アドレ
スに対応したＰＩ／Ｏはプロセス情報を出力する。
今、アドレスＯを受けたＰＩ／０８−１は第３図におけ
るデータパスＸに対してプロセス情報を出力し、パッフ
ァ１５を介してデータパスＶに渡される。同時にアドレ
スパスＴを介してＲＡＭ１１もアドレス０を受け、更に
コントロール回路９からのデータ読出信号ｅによシ状態
変化検出回路１２に対して旧データＵを出力する。そこ
で状態変化検出回路１２はＲＡＭｉｉからの旧データＵ
とデータパスＶからの新データとを比較し、一致、不一
致が検出される。
るデータパスＸに対してプロセス情報を出力し、パッフ
ァ１５を介してデータパスＶに渡される。同時にアドレ
スパスＴを介してＲＡＭ１１もアドレス０を受け、更に
コントロール回路９からのデータ読出信号ｅによシ状態
変化検出回路１２に対して旧データＵを出力する。そこ
で状態変化検出回路１２はＲＡＭｉｉからの旧データＵ
とデータパスＶからの新データとを比較し、一致、不一
致が検出される。
今、状態変化検出回路１２が不一致を検出すると、コン
トロール回路９に対して状変信号ｇを出力し、これを受
けたコントロール回路９はストローブ信号ａを出力する
。この時、アドレスパスＹにはバッファ１４を介してア
ドレスＯが出力されておシ、データパス２にはパッファ
１６を介してデータバスの内容、即ち、ＰＩ／０８−１
のプロセス情報が出力されている。
トロール回路９に対して状変信号ｇを出力し、これを受
けたコントロール回路９はストローブ信号ａを出力する
。この時、アドレスパスＹにはバッファ１４を介してア
ドレスＯが出力されておシ、データパス２にはパッファ
１６を介してデータバスの内容、即ち、ＰＩ／０８−１
のプロセス情報が出力されている。
次に、状態変化検出回路１２が旧データＵと新データの
一致を検出した場合を説明する１、この場合、状態変化
検出回路１２からは状変信号ｇの出力はないため、コン
トロール回路９からのストローブ信号ａも出力しない（
第５図点線参照）。なお、ＲＡＭ１１に対してはコント
ロール回路９よりデータ書込信号ｆが状態変化検出回路
１２の一致、不一致に関係なく出力されているため、各
アドレスの新データが書込まれる。このようにして、１
アドレス当シの状態変化検出とＲＡＭ１１への新データ
の書込後、順次アドレスカウンター１０はカウントを進
める。この更新は数μＢで行なわれ、１，０００アドレ
ス程度のプロセス情報を数ｍｇでサンプリングする。又
、電源投入時の初期状態では、ＲＡＭ１１の内容が入力
情報と違っている場合があるので、コントロール回路９
は一定時間状変信号ｇの受付をロックしてＲＡＭ１１に
のみ新データを全て省込み、その間ストローブ信号ａは
出力しないようになっている。そしてアドレスが１サイ
クル進み、ＲＡＭ１１に新データが全て書込まれると、
状変信号ｇの受付ロックを解除し、次のサイクルよシス
トロープ信号ａを出力する。
一致を検出した場合を説明する１、この場合、状態変化
検出回路１２からは状変信号ｇの出力はないため、コン
トロール回路９からのストローブ信号ａも出力しない（
第５図点線参照）。なお、ＲＡＭ１１に対してはコント
ロール回路９よりデータ書込信号ｆが状態変化検出回路
１２の一致、不一致に関係なく出力されているため、各
アドレスの新データが書込まれる。このようにして、１
アドレス当シの状態変化検出とＲＡＭ１１への新データ
の書込後、順次アドレスカウンター１０はカウントを進
める。この更新は数μＢで行なわれ、１，０００アドレ
ス程度のプロセス情報を数ｍｇでサンプリングする。又
、電源投入時の初期状態では、ＲＡＭ１１の内容が入力
情報と違っている場合があるので、コントロール回路９
は一定時間状変信号ｇの受付をロックしてＲＡＭ１１に
のみ新データを全て省込み、その間ストローブ信号ａは
出力しないようになっている。そしてアドレスが１サイ
クル進み、ＲＡＭ１１に新データが全て書込まれると、
状変信号ｇの受付ロックを解除し、次のサイクルよシス
トロープ信号ａを出力する。
第６図はＦＩＦＯメモリ付入力器の動作を説明するタイ
ムチャートである。第６図に示すようにストローゾ信号
ａによって状態変化のあったアドレスとデータとが、ア
ドレスパスＹ及びデータパス２を介してＦＩＦＯメモリ
１７に書込まれる。ＦＩＦＯメモリ１７に状態変化情報
（アドレスとデータ）が表われると、割込起動信号ｋが
割込発生回路１９に対して出力され、これを受けた割込
発生回路１９はＭＰＵ５に対して割込信号ｂを出力する
。
ムチャートである。第６図に示すようにストローゾ信号
ａによって状態変化のあったアドレスとデータとが、ア
ドレスパスＹ及びデータパス２を介してＦＩＦＯメモリ
１７に書込まれる。ＦＩＦＯメモリ１７に状態変化情報
（アドレスとデータ）が表われると、割込起動信号ｋが
割込発生回路１９に対して出力され、これを受けた割込
発生回路１９はＭＰＵ５に対して割込信号ｂを出力する
。
ＭＰＵ５は割込信号ｂを受け、ＰＩ／０１８に対して前
記ＰＩ／Ｏに固有のアドレスをアドレスパスＲに出力し
、状態変化情報のアドレスＭからのアドレス情報とデー
タバスＮからのプロセス情報とを読取る。これを同時に
ＰＩ／０１８からはデータ更新信号ｈを出力し、ＦＩＦ
Ｏメモリ１７中に記憶されている次の状態変化情報をＦ
ＩＦＯメモリ１７へ出力させる。このようにしてＭＰｔ
ｌ’５は次の状態変化情報を読取シ、この操作をＦＩＦ
Ｏメモリ１７が空になるまで行なう。ここでＦＩＦＯメ
モリ１７の出力に状態変化情報がなくなると、割込信号
ｋもｒＯＪに戻シ、ＭＰＵ５は割込発生回路１９に対し
て割込リセット信号Ｃを出力して、割込信号ｂをリセッ
トする。
記ＰＩ／Ｏに固有のアドレスをアドレスパスＲに出力し
、状態変化情報のアドレスＭからのアドレス情報とデー
タバスＮからのプロセス情報とを読取る。これを同時に
ＰＩ／０１８からはデータ更新信号ｈを出力し、ＦＩＦ
Ｏメモリ１７中に記憶されている次の状態変化情報をＦ
ＩＦＯメモリ１７へ出力させる。このようにしてＭＰｔ
ｌ’５は次の状態変化情報を読取シ、この操作をＦＩＦ
Ｏメモリ１７が空になるまで行なう。ここでＦＩＦＯメ
モリ１７の出力に状態変化情報がなくなると、割込信号
ｋもｒＯＪに戻シ、ＭＰＵ５は割込発生回路１９に対し
て割込リセット信号Ｃを出力して、割込信号ｂをリセッ
トする。
ＦＩＦＯメモリ１７はプロセス情報全てに状態変化が発
生し、かつ２，３回繰返しても十分記憶できる程度のメ
モリ容量を有しておシ、ＭＰＵ５の処理能力に応じた読
取速度でもＦＩＦＯメモリ１７が容量限度に達すること
はない。
生し、かつ２，３回繰返しても十分記憶できる程度のメ
モリ容量を有しておシ、ＭＰＵ５の処理能力に応じた読
取速度でもＦＩＦＯメモリ１７が容量限度に達すること
はない。
なお、ワードシリアルピットノクラレル信号を境として
別々の装置を構成し、これらプロセス入力器及びワード
シリアルビット・ぐラレル変換器をプロセス情報源の近
くに夫々設ければ、プロセス情報の多大なケーブル布設
を軽減することが可能である。
別々の装置を構成し、これらプロセス入力器及びワード
シリアルビット・ぐラレル変換器をプロセス情報源の近
くに夫々設ければ、プロセス情報の多大なケーブル布設
を軽減することが可能である。
以上説明した如く、本発明によれば同時多発のプロセス
情報を高速でサンプリングし、状態変化のあった情報の
みをＦＩＦＯメモリに入力して蓄え、状態変化時のみＭ
ＰＵに割込与をかけるよう構成したので、ＭＰＵの処理
能力が大巾に向上するばかシか、効率的なプロセス情報
の取込みの可能な監視装置を提供できる。
情報を高速でサンプリングし、状態変化のあった情報の
みをＦＩＦＯメモリに入力して蓄え、状態変化時のみＭ
ＰＵに割込与をかけるよう構成したので、ＭＰＵの処理
能力が大巾に向上するばかシか、効率的なプロセス情報
の取込みの可能な監視装置を提供できる。
【図面の簡単な説明】
第１図は従来の監視装置の構成図、第２図は本発明によ
る監視装置の一実施例構成図、第３図はワードシリアル
ビッ｝Ａ？ラレル変換器の詳細栴成図、第４図１ｉＦＩ
ＦＯメモリ付プロセス入力器の詳細構成図、第５図はワ
ードシリアルビットノ９ラレル変換器の動作説明のタイ
ムチャート、第６図はＦＩＦＯメモリ付入力器の動作説
明のタイムチャートである。 １．４・・・監視装置、 ２，５・・・マイクロプロセッサ、 ３〜１〜３−ｎ ８−、〜８−。｝・・・ノ・セス入カ器、６・・・ＦＩ
ＦＯメモリ付入力器、 ７・・・ワードシリアルビットパラレル変換器、９・・
・コントロール回路、 １０・・・アドレスカウンター、 １１・・・ＲＡＭ，１２・・・状態変化検出回路、１３
〜１６・・・パッファ、１７・・・ＦＩＦＯメモリ、１
８・・・プロセス入力器、１９・・・割込発生回路。 −２４９− −２５０−
る監視装置の一実施例構成図、第３図はワードシリアル
ビッ｝Ａ？ラレル変換器の詳細栴成図、第４図１ｉＦＩ
ＦＯメモリ付プロセス入力器の詳細構成図、第５図はワ
ードシリアルビットノ９ラレル変換器の動作説明のタイ
ムチャート、第６図はＦＩＦＯメモリ付入力器の動作説
明のタイムチャートである。 １．４・・・監視装置、 ２，５・・・マイクロプロセッサ、 ３〜１〜３−ｎ ８−、〜８−。｝・・・ノ・セス入カ器、６・・・ＦＩ
ＦＯメモリ付入力器、 ７・・・ワードシリアルビットパラレル変換器、９・・
・コントロール回路、 １０・・・アドレスカウンター、 １１・・・ＲＡＭ，１２・・・状態変化検出回路、１３
〜１６・・・パッファ、１７・・・ＦＩＦＯメモリ、１
８・・・プロセス入力器、１９・・・割込発生回路。 −２４９− −２５０−
Claims (1)
- 複数の被監視対象物から出力されるプロセス情報をそれ
ぞれプロセス入力器及びパスを介してマイクロプロセッ
サに取込み、前記被監視対象物の状態を監視する監視装
置において、前記複数のプロセス入力器からのプロセス
情報をバスを介してワードシリアルビットノぐラレル変
換器に入力し、前記ワードシリアルビットパラレル変換
器からの状態変化データのみをＦＩＦＯメモリ付入力変
換器を介して、順次マイクロプロセッサに読込ませるこ
とを特徴とする監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047234A JPS60192443A (ja) | 1984-03-14 | 1984-03-14 | 監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047234A JPS60192443A (ja) | 1984-03-14 | 1984-03-14 | 監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192443A true JPS60192443A (ja) | 1985-09-30 |
Family
ID=12769519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047234A Pending JPS60192443A (ja) | 1984-03-14 | 1984-03-14 | 監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962338A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | プラント監視制御システム |
-
1984
- 1984-03-14 JP JP59047234A patent/JPS60192443A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962338A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | プラント監視制御システム |
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