JPS6018955B2 - 残り時間計付時計 - Google Patents

Description

【発明の詳細な説明】 本発明は残り時間を表示する残り時間計付時計に関し、
特に現時刻から任意に設定された時刻まＺでの時間を演
算回路を用いて求めると共に設定時間を過ぎた後は経過
時間を表示する残り時間計付時計に関する。

従来時刻をディジタル表示する全館子時計においては、
アナログ表示の時計に較べ残り時間を読みにくいという
欠点が指摘されており、残り時間をも表示するディジタ
ル時計が要求三；れている。

次の時間までの残り時間を算出する方法としては残り時
間の専用カウンターを設けダウンカウンターで計数する
方法、デコーダを切り換えて残り時間を表示する方法等
考えられるが、いずれの方法も次の時間までの残り時間
、つまり６０分から現在の時刻の分、秒を引いた時間し
か算出できず、ある任意に設定された時間までの残り時
間を表示する事はできない。従って本発明においては、
残り時間を算出する方式として減算回路を用いて、ある
所用の時刻から現時刻までの残り時間を算出する方式を
取り、任意の時刻までの残り時間及び設定された任意の
時刻よりの経過時間を簡単に表示できる残り時間計付時
計を提供する。又、四則演算等の演算回路を有する計算
機態と時計機能を兼ね備えた計算機付時計において、残
り時間の減算回路と計算機能の演算回路を共有す０るよ
うに構成すると、残り時間を算出する回路が簡単に構成
できる。

以下図面に従って本発明の詳細な説明を行なつｏ第１図
は本発明の実施例であり、１はキーボークド等による入
力部、２は入力制御回路、３は基準信号発振回路、４は
制御クロック発生回路、５は分周回路、６は制御回路で
ある。

７は目的時刻記憶用シフトレジスター、８は時刻計数用
シフトレジスター、１１は加減算を行う演算回路、１３
は０表示用シフトレジスタ−、１４はラッチ回路、１５
はデコーダー、１６は表示装置である。

かかる構成を有する本実施例において、時刻計数用シフ
トレジスター８と演算回路１１は各ゲートを介して閉ル
ープ状に形成され、演算回路１１は時刻計夕数時には十
１加算及び残り時間を算出する際には減算を行う。１２
は各時刻単位に対応して桁上げ信号を出す桁上げ回路で
ある。

基準信号発振回路３によって発生された時間基準信号は
制御クロツク発生回路４に入力され、各ビット信号、シ
フトクロック、デイジット信号等の制御信号を各ブロッ
クに送る、通常の時刻計数時には、分周回路５により分
周された信号がアンドゲート２１に出力され、演算回路
１１の演算数となり、アンドゲート１７より入力された
時刻信号の最下桁に十１演算が行なわれ時刻の計数が行
なわれる。

目的時刻記憶用シフトレジスター７は残り時間表示を行
うための任意の目的時刻を記憶する。

残り時間を算出する時は、制御回路６によりアンドゲー
ト１７が閉じ、アンドゲート１８が開きオアゲート２７
を通りシフトレジスター７の内容が演算回路１１の被演
算入力となる。又アンドゲート１９が開き、アンドゲー
ト２０，２１が閉じシフトレジスター８の内容が演算回
路１１の演算入力となる。演算回路１１は制御回路６の
制御信号により減算回路となり、任意に設定されたシフ
トレジスター７の時刻からシフトレジスター８の現時刻
の減算を行なう。又この時のアンドゲート２２は閉じア
ンドゲート２３は開き、シフトレジスター８の内容は演
算に関係なくシフトレジスター１０をバィパスしてシフ
トされ、時刻の内容を変える事なく保持する。次に３１
は上記演算を行なった結果が正か負かを判別する判別回
路であり、例えば現在１虫時３粉ごの時に、明日の朝８
時３粉ごまでの残り時間を算出する時にマイナス７時間
ではなく、１７時間と正しい値を出力するためのもので
、演算結果が負の場合はアンドゲート１８が開き、且つ
アンドゲート２１４により、２独特間に対向する信号が
演算回路１１の演算数として入力され、シフトレジスタ
ー７の内容に２岬時間を加えシフトレジスター７に入力
され、再びシフトレジスター７の内容から現在時刻が減
算され残り時間を表示部１６に表示する。

さきほどの例では、シフトレジスター７に３幼時間３び
分が入力され、減算結果は１袖時間と正しい値となる。
残り時間を算出する時間は非常に短かく、数肌セカンド
以下におさえる事ができ、通常の時刻を計数する間に計
算する事ができ、通常の時刻計数には何ら影響を与えず
残り時間を算出できる。

９は演算した残り時間が０かどうかを検出する０検出回
路であり、０が検出されたち汎降はアンドゲート１７が
開き演算回路１１の被演算数が現時刻となり、又アンド
ゲート２０が開き目的時刻が演算数となり、演算回路１
１が減算回路として働き、現時刻から目的時刻を減算し
た値が表示され、以後目的時刻からの経過時間が表示さ
れることとなる。

このアンドゲート１７とアンドゲート２０は０検出回路
の検出出力により演算回路１１の演算数と被演算数とを
入れ替える働きを行うのである。目的時刻が設定されて
いない場合は、自動的に０シフトレジスタ７に現時刻の
次の時間（例えば４時２７分ならば５時０分）が設定さ
れ残り時間が演算され表示される。

第２図は計算機付時計における本発明の実施例であり、
３２は表示レジスター×、３３は被演算夕数レジスター
Ｙ、３４は演算レジスターＷである。

入力用キーボード４０より入力されたデータ一は入力制
御回路４１に入力され制御回路４２に数値信号、演算信
号を送り、レジスターＸ，Ｙ，ＯＷ、演算回路４３、切
り替ゲート及び左右シフト回路４４により演算が行なわ
れる。

３５日３５は目的時刻のシフトレジスター、４５は時刻
表示、計算機表示の切換えを行う表示切り換え回路４６
は表示用シフトレジスター及びデコーダ、４７は表タ示
装置である。

以上により計算機の回路が構成される。時計回路は基準
信号発振回路３７、制御クロツク発生回路３８、分周回
路３９、時刻計時用シフトレジスタ３６、桁上げ制御回
路４８、加算回路４９より構成される。０ 残り時間を
算出する場合、計算機の演算回路４３により、現時刻の
シフトレジスター３６内容を目的時刻シフトレジスター
３５の内容より減算して残り時間を算出して表示する。

以上本発明によると、演算回路を用いることに夕より任
意に設定された時刻までの残り時間を簡単に算出でき、
且つ０検出回路及び０検出回路の出力により演算数と被
演算数の入れ替えを行うゲート手段を設けることにより
、目的時刻をすぎた場合は経過時間を容易に算出表示す
ることができ０る。

又、計算機付時計に本発明を用いれば、ほとんど回路を
追加する事なく、残り時間が表示できる利点もある。

【図面の簡単な説明】 第１図は本発明の実施例であり、１……入力部、２・・
・・・・入力制御回路、３・・・・・・基準信号発振回
路、４・・・・・・制御クロック発生回路、５，・・・
・・・分周回路、６・・・・・・制御回路、７・・・・
・・目的時刻記憶用シフトレジスター、８・・・…時刻
計数用シフトレジスター、９・・・・・・０検出回路、
１０…・・・バイパス用シフトレジスター、１１・・・
・・・演算回路、１２・・・・・・桁上げ制御回路、１
３・・・・・・表示用シフトし′ジスタ−及び制御回路
、１４……ラツチ、１５……デコーダー、１６・・…・
表示、ｍ７〜２６……アンドゲ−ト、２７〜３０・・・
・・・オァゲート、３１・・・・・・負数検出回路であ
る。 第２図は計算機付時計における本発明の実施例であり、
３２〜３４…・・・計算用シフトレジスター、３５・・
・・・・目的時刻記憶用シフトレジスター、３６・・・
・・・時刻計数用シフトレジスター、３７・…・・基準
信号発振回路、３８・・・・・・制御クロック発生回路
、３９・・・・・・分周回路、４０・・・・・・入力用
キーボード、４１……入力制御回路、４２……制御回路
、４３・・…・演算回路、４４・・・・・・切り替ゲー
ト及び左右シフト回路、４５・・・・・・表示切り替回
路、４６・・・・・・表示用シフトレジスター及びデコ
ーダー、４７・・・・・・表示装置、４８・・・・・・
桁上げ制御回路、４９…・・・加算回路。 彰１函 多ｚ楓

Claims (1)

【特許請求の範囲】
1. １ 時間の基準信号を発生する発振回路、前記時間の基
   準信号を計数して時刻を計測する時刻計数回路及び表示
   装置よりなる電子時計において、任意の時刻を設定でき
   る記憶回路、前記記憶回路に設定された任意の時刻より
   前記時刻計数回路により計測された現在時刻を引き算し
   出力を前記表示装置に供給する演算回路、前記演算回路
   の出力が零となつたことを検出する検出回路及び前記出
   力回路の検出出力により前記演算回路の演算数と被演算
   数を入れ替えるゲート手段を具備することを特徴とする
   残り時間計付時計。