JPS60185425A - 論理波形生成回路 - Google Patents
論理波形生成回路Info
- Publication number
- JPS60185425A JPS60185425A JP59040364A JP4036484A JPS60185425A JP S60185425 A JPS60185425 A JP S60185425A JP 59040364 A JP59040364 A JP 59040364A JP 4036484 A JP4036484 A JP 4036484A JP S60185425 A JPS60185425 A JP S60185425A
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- clock
- shift register
- data
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路試験などに用いられる各種の論理波
形を生成するための論理波形生成回路に係り、特に１テ
スト周期中に複数のＲＺ板波形たはＲＴＯ波形を正確な
タイミングで発生するのに好適な論理波形生成回路に関
するものである。
形を生成するための論理波形生成回路に係り、特に１テ
スト周期中に複数のＲＺ板波形たはＲＴＯ波形を正確な
タイミングで発生するのに好適な論理波形生成回路に関
するものである。
論理回路の試験を行う場合、被試験論理回路にはＮＲＺ
波形、ＲＺ板波形ＲＴＯ波形、ＦＯＲ波形等の各種の論
理波形を印加する必要がある。また、被試験論理回路が
マイクロプロセッサ等である場合、試験波形を印加して
から数サイクル後に応答波形を出力するものがあり、効
率の良い試験を行うために１テスト周期内で複数のＲ，
Ｚ波形まだはＲ，ＴＯ波形を生成・印加し、被試験回路
を数サイクルだけ進める必要がある。
波形、ＲＺ板波形ＲＴＯ波形、ＦＯＲ波形等の各種の論
理波形を印加する必要がある。また、被試験論理回路が
マイクロプロセッサ等である場合、試験波形を印加して
から数サイクル後に応答波形を出力するものがあり、効
率の良い試験を行うために１テスト周期内で複数のＲ，
Ｚ波形まだはＲ，ＴＯ波形を生成・印加し、被試験回路
を数サイクルだけ進める必要がある。
第１図は、従来の論理波形生成回路の一例の回路図であ
る。
る。
この回路において、１テスト周期内で複数個のＲＺ板波
形たはＲＴＯ波形を生成する場合（マルチクロックモー
ド）と、通常の論理波形を生成する場合（ノーマルモー
ド）とについて詳述する。
形たはＲＴＯ波形を生成する場合（マルチクロックモー
ド）と、通常の論理波形を生成する場合（ノーマルモー
ド）とについて詳述する。
ノーマルモードでは、Ｄフリップフロップ１ａのデータ
人力１２ａ及びクロック人力１３ａに、それぞれ、第１
図の回路のノーマルモード時のタイミングチャートであ
る第２図に示すように、論理波形を制御する論理データ
Ａ及び整時用クロックＢが供給される。壕だ、クロック
人力１４ａには、第２クロツクＣ（第２図）が供給され
、論理素子１ａ〜５ａにより各種の論理波形を生成し、
出力波形選択回路２２ａにより所望の波形が極性制御ゲ
ー ）ｌｉａに選択出力され、出力２０ａに論理波形が
得られる。
人力１２ａ及びクロック人力１３ａに、それぞれ、第１
図の回路のノーマルモード時のタイミングチャートであ
る第２図に示すように、論理波形を制御する論理データ
Ａ及び整時用クロックＢが供給される。壕だ、クロック
人力１４ａには、第２クロツクＣ（第２図）が供給され
、論理素子１ａ〜５ａにより各種の論理波形を生成し、
出力波形選択回路２２ａにより所望の波形が極性制御ゲ
ー ）ｌｉａに選択出力され、出力２０ａに論理波形が
得られる。
出力される波形の極性を反転する場合は端子１９ａに与
える極性制御信号を１″′にすればよい。
える極性制御信号を１″′にすればよい。
Ｎ ＲＺ波形は、Ｄフリップフロップ１ａに前述の論理
データＡ及びクロックＢを供給することにより、Ｄフリ
ップノロツブ１ａの出力２］ａに得られ、る。ｌ）フリ
ップフロップ１ａの出力２１ａで得られるＮ ＲＺ波形
を第２図の波形りに示す。また、とのＮＲＺ波形を出力
する場合には、出力選択信号１６ａに１″′を馬えてア
ントゲ−１−７８を開くことによシ、出力２０ａに得ら
れる。
データＡ及びクロックＢを供給することにより、Ｄフリ
ップノロツブ１ａの出力２］ａに得られ、る。ｌ）フリ
ップフロップ１ａの出力２１ａで得られるＮ ＲＺ波形
を第２図の波形りに示す。また、とのＮＲＺ波形を出力
する場合には、出力選択信号１６ａに１″′を馬えてア
ントゲ−１−７８を開くことによシ、出力２０ａに得ら
れる。
ＲＺ波形は、■）フリップフロップ１ａの出力２１、
ａに得られだＮ ＲＺ波形を、ゲー１−４８にょつて端
子Ｌ ４． ａに−りえられる第２クロツクＣ（第２図
）でサンプリングすれは、第２図の波形Ｅに示すｌ（、
Ｚ波形が得られる。ＲＺ波形を出力する場合は、出力選
択信号１．７ ａに′”１″をりえて゛アントゲー１・
８ａを開けはよい。
ａに得られだＮ ＲＺ波形を、ゲー１−４８にょつて端
子Ｌ ４． ａに−りえられる第２クロツクＣ（第２図
）でサンプリングすれは、第２図の波形Ｅに示すｌ（、
Ｚ波形が得られる。ＲＺ波形を出力する場合は、出力選
択信号１．７ ａに′”１″をりえて゛アントゲー１・
８ａを開けはよい。
ｒｔ’ｒｏ波形は、第２クロツクＣ（第２図）をノアゲ
ー用−２８で反転ｌ−７、この反転したクロックを用い
てアントゲ−１−３３によってＮ Ｒ２’、波形をサン
プリングすれば、第２図の波形ＧのようなＲＴ Ｏ波形
が得られる。また、出力選択信号１５ａに１１ ｉ、
ＩＩをｈえればＲ’ｒＯ波形が出力される３゜Ｅ ＯＲ
波形は、第２タロツクＣ（第２図）とＮＲＺ波形とを、
ゲ−ｌ−５８により排他的論理和をとることにより得ら
れる。このとき得られるＥＯＲ波形を第２図の波形Ｆに
示す。まだ、それは、出力制御信号１８ａに“１″′を
与え、ケー用・９ａを開くことにより出力される。
ー用−２８で反転ｌ−７、この反転したクロックを用い
てアントゲ−１−３３によってＮ Ｒ２’、波形をサン
プリングすれば、第２図の波形ＧのようなＲＴ Ｏ波形
が得られる。また、出力選択信号１５ａに１１ ｉ、
ＩＩをｈえればＲ’ｒＯ波形が出力される３゜Ｅ ＯＲ
波形は、第２タロツクＣ（第２図）とＮＲＺ波形とを、
ゲ−ｌ−５８により排他的論理和をとることにより得ら
れる。このとき得られるＥＯＲ波形を第２図の波形Ｆに
示す。まだ、それは、出力制御信号１８ａに“１″′を
与え、ケー用・９ａを開くことにより出力される。
マルチクロックモードは、１テスト周期内でｎ個（ｎ≧
２）のＲＺ板波形だはＲＴ Ｏ波形を生成するモードで
ある。以下の説明は、ｎ−２の場合を例にとって行う。
２）のＲＺ板波形だはＲＴ Ｏ波形を生成するモードで
ある。以下の説明は、ｎ−２の場合を例にとって行う。
１〕ノリツブフロツプ１ａのデータ人力１２ａ及びクロ
ック人力１３ａには、ノーマルモード時と同様の論理デ
ータＡ及び整時用クロックＢ（第２図、または第１図の
回路のマルチクロックモード時のタイミングチャートで
ある第３図）が供給される。また、り［Ｊツク人力１４
ａには第２クロツクとして、第３図の波形Ｃに示すよう
な１周期内に２つのポジテイフパルスを有するクロック
が供給される。マルチクロックモードのＲ７，波形及び
ＲＴＯ波形も、またＮＲ，Ｚ波形Ｄ（第３図）とゲ−ｌ
−４３及びゲー１−２３，３ａにより、ノーマルモード
と同様に生成される。以上のように生成されたマルチク
ロックモードのＲＺ板波形びＲＴＯ波形を第３図の波形
Ｅ及びＦに示す。
ック人力１３ａには、ノーマルモード時と同様の論理デ
ータＡ及び整時用クロックＢ（第２図、または第１図の
回路のマルチクロックモード時のタイミングチャートで
ある第３図）が供給される。また、り［Ｊツク人力１４
ａには第２クロツクとして、第３図の波形Ｃに示すよう
な１周期内に２つのポジテイフパルスを有するクロック
が供給される。マルチクロックモードのＲ７，波形及び
ＲＴＯ波形も、またＮＲ，Ｚ波形Ｄ（第３図）とゲ−ｌ
−４３及びゲー１−２３，３ａにより、ノーマルモード
と同様に生成される。以上のように生成されたマルチク
ロックモードのＲＺ板波形びＲＴＯ波形を第３図の波形
Ｅ及びＦに示す。
この様な機能を有する論理波形生成回路から発生される
論理波形が、例えばマイクロプロセッサのような被試験
論理回路に印加され、被試験論理回路の動作の良否が試
験される。この場合、論理波形生成回路が出力する論理
波形の変化点のタイミンクは正確でなければ々らない。
論理波形が、例えばマイクロプロセッサのような被試験
論理回路に印加され、被試験論理回路の動作の良否が試
験される。この場合、論理波形生成回路が出力する論理
波形の変化点のタイミンクは正確でなければ々らない。
しかし、第１図の回路では波形の変化点のタイミングを
制御するクロックの通過経路が異なり、特にＲＺ板波形
生成する回路とＲＴＯ波形を生成する回路とでは、波形
が通過する素子数も異なるため、変化点のタイミングが
正確に合わず、したがって高精度の印加波形を生成する
ことができないので、良好な試験を行うことができなか
った。
制御するクロックの通過経路が異なり、特にＲＺ板波形
生成する回路とＲＴＯ波形を生成する回路とでは、波形
が通過する素子数も異なるため、変化点のタイミングが
正確に合わず、したがって高精度の印加波形を生成する
ことができないので、良好な試験を行うことができなか
った。
本発明の目的は、上記した従来技術の欠点をなり１２、
通常の論理波形の生成だけで彦り、マルチクロックモー
ドにより１テスト周期内で複数の論理波形を発生させ、
しかも正確なタイミングのものを得ることが可能な論理
波形生成回路を提供することにある。
通常の論理波形の生成だけで彦り、マルチクロックモー
ドにより１テスト周期内で複数の論理波形を発生させ、
しかも正確なタイミングのものを得ることが可能な論理
波形生成回路を提供することにある。
本発明に係る論理波形生成回路は、フリップフロップお
よびマルチプレクサを用いて構成され、入力クロックに
よって駆動されるシフト１／ジスタと、所望の出力論理
波形に対応して」二記シフトレジスタに対するデータの
作成をするだめのデータ発生回路と、同じく入力クロッ
クの制御をするだめのクロック制御回路とからなり、」
−記シフトレジスタを構成するマルチプレクサに対して
」二記シフトレンスタの出力から帰還線を設け、基本周
期内で複数個の論理波形を出力させるように構成したも
のである。
よびマルチプレクサを用いて構成され、入力クロックに
よって駆動されるシフト１／ジスタと、所望の出力論理
波形に対応して」二記シフトレジスタに対するデータの
作成をするだめのデータ発生回路と、同じく入力クロッ
クの制御をするだめのクロック制御回路とからなり、」
−記シフトレジスタを構成するマルチプレクサに対して
」二記シフトレンスタの出力から帰還線を設け、基本周
期内で複数個の論理波形を出力させるように構成したも
のである。
なお、これを要するに、ノーマルモードのほかにマルチ
クロックモードの機能を有し、出力波形のタイミングを
制御するクロック及び論理データが、同一の経路を通過
して正確なタイミングの論理波形が得られるように、論
理波形生成用としてシフトレジスタを用いたものである
。
クロックモードの機能を有し、出力波形のタイミングを
制御するクロック及び論理データが、同一の経路を通過
して正確なタイミングの論理波形が得られるように、論
理波形生成用としてシフトレジスタを用いたものである
。
以下、本発明の実施例を図に基づいて説明する。
第４図は、本発明に係る論理波形生成回路の一実施例の
構成図、第５図は、その供給データの一例の説明図、第
６図は、同ノーマル井戸チ亨モード時のタイミングチャ
ー ト、第７図は、同マルチクロックモード時のタイミ
ングチャートである。
構成図、第５図は、その供給データの一例の説明図、第
６図は、同ノーマル井戸チ亨モード時のタイミングチャ
ー ト、第７図は、同マルチクロックモード時のタイミ
ングチャートである。
本回路は、３つのＤフリップフロソノ１１〕。
３ｂ、５ｂ及び２つのマルチプレクサ２ｂ、４．ｂで構
成される３ビットのシフトレジスタと、データ発生回路
６１）と、クロック制御回路７ｂとからなるものである
。
成される３ビットのシフトレジスタと、データ発生回路
６１）と、クロック制御回路７ｂとからなるものである
。
本実施例においては、データ発生回路６ｂからは、」二
記ンフ） ｌ／レジスタデータ入力８ｂ〜１０ｂに対し
て出力波形に対応した３ビットのシフトレジスタデータ
がパラレルに供給され、クロック制御回路７ｂからは、
マルチプレクサ２１〕の選択入力１１ｂ、１２ｂに対し
てシフトレジスタの３つの動作（プリセット、シフｌ−
、ローチー ト）を制御する動作制御信号が供給され、
クロック人力１３１）からは、出力波形の出力タイミン
グを制御するシフトレジスタクロックが供給される。
記ンフ） ｌ／レジスタデータ入力８ｂ〜１０ｂに対し
て出力波形に対応した３ビットのシフトレジスタデータ
がパラレルに供給され、クロック制御回路７ｂからは、
マルチプレクサ２１〕の選択入力１１ｂ、１２ｂに対し
てシフトレジスタの３つの動作（プリセット、シフｌ−
、ローチー ト）を制御する動作制御信号が供給され、
クロック人力１３１）からは、出力波形の出力タイミン
グを制御するシフトレジスタクロックが供給される。
まだ、データ発生回路６ ｂで作成される３ビットのシ
フｌ−１／ジスタテータは、前述の論理データと他のデ
ータとをデコードＩ７て作成したものであり、例えば第
５図に示すようなものであればよい。
フｌ−１／ジスタテータは、前述の論理データと他のデ
ータとをデコードＩ７て作成したものであり、例えば第
５図に示すようなものであればよい。
なお、第５図において、Ｘ印はＤｏｎ’ｔ Ｃａｒｅを
表わしている。
表わしている。
以下、ノーマルモード時、マルチクロックモード時にＲ
Ｚ板波形出力する場合をどり上げて詳述する。
Ｚ板波形出力する場合をどり上げて詳述する。
ノーマルモード時のタイミングチャートを第６図に示す
。Ａは論理データであり、データ発生回路６ｂにおいて
、このデータと他の制御データとをデコードし、３ビツ
トのシフトレジスタデータＢが作成されている。第６図
では３ビツトのデータを便宜上１つにまとめである。こ
こで、シフトレジスタデータＢの各ビットの論理値と出
力波形及び論理データとは、前出の第５図に示したよう
な関係があるものとする。すなわち、ＲＺ板波形出力す
る場合には、データ人力８ｂ〜１０ｂには、シフトレジ
スタデータ（１，Ｏ，Ｘ）が与えられる。次に、選択端
子１１ｂ、１２ｂにシフトレジスタの動作に対応した動
作選択信号Ｃ（第６図）号Ｓ）の１−であり、プリセッ
トの動作選択信号Ｃ（９） が入力されたのち、クロック人力１３ｂにはシフトレジ
スタクロックＥが与えられる。このクロックＥに同期し
てシフトｌ／シスタ出力１５ｂからシフトレジスタデー
タ゛′１″が出力される。その後、動作選択信号Ｃがシ
フト動作を選択し、シフトレジスタクロックＦにより、
データ入力端子９１）から入力されたシフトレジスタデ
ータ１１０ ＩＩが出力端子１．５ｂから出力され、第
６図の波形Ｇに示すＲＺ板波形得られる。なお、クロッ
ク入力端子１３ｂに入力されるクロックは、上記Ｅ、Ｆ
を用いたが、これは例えばＩ（、Ｚ波形の場合にはクロ
ックＥとクロックＦの論理和をとればよ＜、ＲＴＯ波形
の場合も同じクロックを用いる。また、ＮＲＺ波形には
クロックＥを、ＥＯＲ波形にはクロックＤ、Ｅ、Ｆ”の
論理和をとったものをシフトレジスタクロックとして用
いればよい。第６図の波形Ｈ及び■は、それぞれＦＯＲ
波形及びＮＲＺ波形を出力する場合の動作選択信号の変
化を表わしたものである。ＲＴＯ波形については、ＲＺ
板波形場合と同じ動作選択信号でよい。また、波形（１
０） Ｊ、に、Ｉ、は、それぞれＥＯＲ波形、ＮＲＺ波形。
。Ａは論理データであり、データ発生回路６ｂにおいて
、このデータと他の制御データとをデコードし、３ビツ
トのシフトレジスタデータＢが作成されている。第６図
では３ビツトのデータを便宜上１つにまとめである。こ
こで、シフトレジスタデータＢの各ビットの論理値と出
力波形及び論理データとは、前出の第５図に示したよう
な関係があるものとする。すなわち、ＲＺ板波形出力す
る場合には、データ人力８ｂ〜１０ｂには、シフトレジ
スタデータ（１，Ｏ，Ｘ）が与えられる。次に、選択端
子１１ｂ、１２ｂにシフトレジスタの動作に対応した動
作選択信号Ｃ（第６図）号Ｓ）の１−であり、プリセッ
トの動作選択信号Ｃ（９） が入力されたのち、クロック人力１３ｂにはシフトレジ
スタクロックＥが与えられる。このクロックＥに同期し
てシフトｌ／シスタ出力１５ｂからシフトレジスタデー
タ゛′１″が出力される。その後、動作選択信号Ｃがシ
フト動作を選択し、シフトレジスタクロックＦにより、
データ入力端子９１）から入力されたシフトレジスタデ
ータ１１０ ＩＩが出力端子１．５ｂから出力され、第
６図の波形Ｇに示すＲＺ板波形得られる。なお、クロッ
ク入力端子１３ｂに入力されるクロックは、上記Ｅ、Ｆ
を用いたが、これは例えばＩ（、Ｚ波形の場合にはクロ
ックＥとクロックＦの論理和をとればよ＜、ＲＴＯ波形
の場合も同じクロックを用いる。また、ＮＲＺ波形には
クロックＥを、ＥＯＲ波形にはクロックＤ、Ｅ、Ｆ”の
論理和をとったものをシフトレジスタクロックとして用
いればよい。第６図の波形Ｈ及び■は、それぞれＦＯＲ
波形及びＮＲＺ波形を出力する場合の動作選択信号の変
化を表わしたものである。ＲＴＯ波形については、ＲＺ
板波形場合と同じ動作選択信号でよい。また、波形（１
０） Ｊ、に、Ｉ、は、それぞれＥＯＲ波形、ＮＲＺ波形。
ＲＴＯ波形を示す。
次に、マルチクロックモード時にＲＺ波形を出力する場
合について説明する。第７図において、Ａは論理データ
、Ｂは論理データをデコードして端子８ｂ〜１０ｂに入
力されるシフトレジスタデータを便宜的にまとめて書い
たものである。各端子に与えられる論理値は第５図に示
′した。
合について説明する。第７図において、Ａは論理データ
、Ｂは論理データをデコードして端子８ｂ〜１０ｂに入
力されるシフトレジスタデータを便宜的にまとめて書い
たものである。各端子に与えられる論理値は第５図に示
′した。
シフトレジスタクロックＣ−Ｅと動作選択信号Ｆのタイ
ミング関係は第７図に示すように与えられ、前述したノ
ーマルモード時とは異なる。動作選択信号がローテート
（記号Ｒ）を選択した場合は、この時出力端子１５ｂに
出力されている論理値が信号線１４ｂによりマルチプレ
ックザ２ｂを通じてＤフリップフロップ３ｂに入力され
る。また、シフトレジスタクロックとしてはり、Ｅの論
理和をとったものが用いられる。しだがって、ＲＺ波形
を出力する場合、シフトレジスタデータとして論理デー
タが°１″の場合は（１，Ｏ，Ｘ）を用いると（第５図
）、出力端子１５ｂにおける（１１） 論理値の変化は１→０→１→０となって、第７図の波形
Ｇに示すＲＺ波形が得られる。さらに、ＲＴＯ波形の場
合も、動作選択信号及びシフトレジスタクロックはＲＺ
波形の場合と同じであり、第７図の波形■］に示すＲＴ
Ｏ波形が得られる。
ミング関係は第７図に示すように与えられ、前述したノ
ーマルモード時とは異なる。動作選択信号がローテート
（記号Ｒ）を選択した場合は、この時出力端子１５ｂに
出力されている論理値が信号線１４ｂによりマルチプレ
ックザ２ｂを通じてＤフリップフロップ３ｂに入力され
る。また、シフトレジスタクロックとしてはり、Ｅの論
理和をとったものが用いられる。しだがって、ＲＺ波形
を出力する場合、シフトレジスタデータとして論理デー
タが°１″の場合は（１，Ｏ，Ｘ）を用いると（第５図
）、出力端子１５ｂにおける（１１） 論理値の変化は１→０→１→０となって、第７図の波形
Ｇに示すＲＺ波形が得られる。さらに、ＲＴＯ波形の場
合も、動作選択信号及びシフトレジスタクロックはＲＺ
波形の場合と同じであり、第７図の波形■］に示すＲＴ
Ｏ波形が得られる。
以上、説明したように本実施例では、シフトレジスタに
パラレルにデータを入力し、動作選択信号によってシフ
トレジスタの動作を選択制御し、出力波形の変化点のタ
イミングを制御する複数のクロックのなかから、出力波
形に応じて必要なりロックを選択してその論理和をとり
、これをシフトレジスタクロックとして供給することに
よって出力波形を得ている。したがって、生成される各
波形の複数の変化点は、出力波形の種類にかかわらず、
同一の経路を通過するため、ノーマルモードにおいても
マルチクロックモードにおいても、正確なタイミングを
有する論理波形を得ることが可能である。
パラレルにデータを入力し、動作選択信号によってシフ
トレジスタの動作を選択制御し、出力波形の変化点のタ
イミングを制御する複数のクロックのなかから、出力波
形に応じて必要なりロックを選択してその論理和をとり
、これをシフトレジスタクロックとして供給することに
よって出力波形を得ている。したがって、生成される各
波形の複数の変化点は、出力波形の種類にかかわらず、
同一の経路を通過するため、ノーマルモードにおいても
マルチクロックモードにおいても、正確なタイミングを
有する論理波形を得ることが可能である。
以上、詳細に説明したように、本発明によれば、（１２
） 出力波形の変化点のタイミングを制御するクロック及び
データの通過する経路を同一にすることができるので、
ノーマルモードにおいてもマルチクロックモードにおい
ても、正確なタイミングを有した論理波形を得ることが
でき、論理回路状Ｈなどの精度向上に卯著な効果が得ら
れる。
） 出力波形の変化点のタイミングを制御するクロック及び
データの通過する経路を同一にすることができるので、
ノーマルモードにおいてもマルチクロックモードにおい
ても、正確なタイミングを有した論理波形を得ることが
でき、論理回路状Ｈなどの精度向上に卯著な効果が得ら
れる。
第１図は、従来の論理波形生成回路の一例の回路図、第
２図は、そのノーマルモード時のタイミングチャート、
第３図は、同マルチクロックモード時のタイミングチャ
ート、第４図は、本発明に係る論理波形生成回路の一実
施例の構成図、第５図は、その供給データの一例の説明
図、第６図は、同ノーマルモード時のタイミングチャー
ト、第７図は、同マルチクロックモード時のタイミング
チャートである。 ｌｂ、３ｂ、５ｂ・・・Ｄフリップフロップ、２ｂ。 ４ｂ・・・マルチプレクサ、６ｂ・・・データ発生回路
、７ｂ・・・クロック制御回路。 代理人 弁理士 福田幸作 （１３） （ほか１名） 茅／ −ＩＤ 茅 ２ 口 ｑ 茅３ 囲 茅５０ 茅２ 囲 ハ 乙
２図は、そのノーマルモード時のタイミングチャート、
第３図は、同マルチクロックモード時のタイミングチャ
ート、第４図は、本発明に係る論理波形生成回路の一実
施例の構成図、第５図は、その供給データの一例の説明
図、第６図は、同ノーマルモード時のタイミングチャー
ト、第７図は、同マルチクロックモード時のタイミング
チャートである。 ｌｂ、３ｂ、５ｂ・・・Ｄフリップフロップ、２ｂ。 ４ｂ・・・マルチプレクサ、６ｂ・・・データ発生回路
、７ｂ・・・クロック制御回路。 代理人 弁理士 福田幸作 （１３） （ほか１名） 茅／ −ＩＤ 茅 ２ 口 ｑ 茅３ 囲 茅５０ 茅２ 囲 ハ 乙
Claims (1)
- １、フリップフロップおよびマルチプレクサを用いて構
成され、入力クロックによって駆動されるシフトレジス
タと、所望の出力論理波形に対応して上記シフトレジス
タに対するデータの作成をするだめのデータ発生回路と
、同じく入力クロックの制御をするためのクロック制御
回路とからなり、上記シフトレジスタを構成するマルチ
プレクサに対して上記シフトレジスタの出力から帰還線
を設け、基本周期内で複数個の論理波形を出力させるよ
うに構成した論理波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040364A JPS60185425A (ja) | 1984-03-05 | 1984-03-05 | 論理波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040364A JPS60185425A (ja) | 1984-03-05 | 1984-03-05 | 論理波形生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185425A true JPS60185425A (ja) | 1985-09-20 |
| JPH0369075B2 JPH0369075B2 (ja) | 1991-10-30 |
Family
ID=12578581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040364A Granted JPS60185425A (ja) | 1984-03-05 | 1984-03-05 | 論理波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317477U (ja) * | 1986-07-18 | 1988-02-05 | ||
| US6161117A (en) * | 1998-02-13 | 2000-12-12 | Fujitsu Limited | Waveform generation device and method |
-
1984
- 1984-03-05 JP JP59040364A patent/JPS60185425A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317477U (ja) * | 1986-07-18 | 1988-02-05 | ||
| US6161117A (en) * | 1998-02-13 | 2000-12-12 | Fujitsu Limited | Waveform generation device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369075B2 (ja) | 1991-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03218483A (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
| JPS6156903B2 (ja) | ||
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| JPS60185425A (ja) | 論理波形生成回路 | |
| US4755758A (en) | Wave formatter for a logic circuit testing system | |
| JP3057538B2 (ja) | Ｌｓｉテスタ | |
| JPH1021150A (ja) | メモリテスト回路 | |
| JP2662987B2 (ja) | 波形生成回路 | |
| JPS61223669A (ja) | Ｌｓｉテスト方式 | |
| JP3209240B2 (ja) | 連続クロック禁止回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JPS6077518A (ja) | 集積回路 | |
| JP2731881B2 (ja) | マーク率設定回路 | |
| JPS6026982B2 (ja) | 波形発生装置 | |
| JPH0766041B2 (ja) | 論理波形生成器 | |
| JPH11212815A (ja) | 集積回路装置 | |
| JP3214611B2 (ja) | 半導体集積回路のテスト方法 | |
| JPH10170604A (ja) | 入出力バッファテスト回路及び半導体集積回路 | |
| JPS62121552A (ja) | パリテイエラ−発生回路 | |
| JP3514020B2 (ja) | レート発生器 | |
| JPS6330773A (ja) | 試験パタ−ン発生器 | |
| JPH0653819A (ja) | 同期式カウンタ | |
| JPH0746775B2 (ja) | 駆動回路 | |
| JPS59215099A (ja) | 半導体メモリの検査方法 | |
| JP2001013219A (ja) | 半導体装置 |