JPS60175451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60175451A JPS60175451A JP3064684A JP3064684A JPS60175451A JP S60175451 A JPS60175451 A JP S60175451A JP 3064684 A JP3064684 A JP 3064684A JP 3064684 A JP3064684 A JP 3064684A JP S60175451 A JPS60175451 A JP S60175451A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、雑音特性の優れた半導体装置、とりワケ、バ
イポーラトランジスタの製造方法に関するものである。
イポーラトランジスタの製造方法に関するものである。
従来例の構成とその問題点
バイポーラトランジスタで電流増巾率hugO大きなも
のをつくるためには、活性ベース層の比抵抗を大きくし
なければならないが、そうすると、ベース拡がり抵抗r
bb/が大きくなり、これにより、同トランジスタの雑
音が増加するという問題が伺加的に発生する。たとえば
、バイポーラトランジスタから発生する熱雑音Enrは
、次式で力えられる。
のをつくるためには、活性ベース層の比抵抗を大きくし
なければならないが、そうすると、ベース拡がり抵抗r
bb/が大きくなり、これにより、同トランジスタの雑
音が増加するという問題が伺加的に発生する。たとえば
、バイポーラトランジスタから発生する熱雑音Enrは
、次式で力えられる。
−
EnT−4kTrbbl
k:ボルツマン定数
T:絶対温度
即ち、j¥評に比例して雑音特性が悪化することになる
。ベース拡がり抵抗rbblは、この点でできるだけ低
く抑えることが必要になる。
。ベース拡がり抵抗rbblは、この点でできるだけ低
く抑えることが必要になる。
そこで、rbb/’((低減するために、ベース層を活
性ベース層と、低抵抗層でなるグラフトベース層とに分
けて、それぞれ、蒸着、拡散を行う製造方法が適用され
ている。従来例を第1図のトランジスタ断面図および第
2図(a)〜(0)の要部拡大断面図により詳しくのべ
る。第1図で、1はP型シリコン基板、2はN型埋込み
領域、3はN型エビタキシャル成長層、4はP型分離領
域、6はP型グラフトベース領域、6はP型活性ベース
領域、7はN型エミッタ領域、8はN型低抵抗コレクタ
領域であり、9は二酸化シリコン膜、10はアルミニウ
ム電極層、11は表面保護層である。
性ベース層と、低抵抗層でなるグラフトベース層とに分
けて、それぞれ、蒸着、拡散を行う製造方法が適用され
ている。従来例を第1図のトランジスタ断面図および第
2図(a)〜(0)の要部拡大断面図により詳しくのべ
る。第1図で、1はP型シリコン基板、2はN型埋込み
領域、3はN型エビタキシャル成長層、4はP型分離領
域、6はP型グラフトベース領域、6はP型活性ベース
領域、7はN型エミッタ領域、8はN型低抵抗コレクタ
領域であり、9は二酸化シリコン膜、10はアルミニウ
ム電極層、11は表面保護層である。
第1図では、グラフトベース層(不活性ベース層)6と
して高濃度のボロンを蒸着・拡散して形成し、続いて、
活性ベース層6として、低濃度のボロンを、形成した例
を示した。
して高濃度のボロンを蒸着・拡散して形成し、続いて、
活性ベース層6として、低濃度のボロンを、形成した例
を示した。
前記の従来例によると、P型グラフトベース層6の形成
する工程、P型活性ベース層6を形成する工程、および
N型エミツタ層7を形成する工程は、各々が全て独立の
工程であるので、それら各拡散層は、平面上(第1図で
は、横方向)で互いにずれが発生する可能性がある。こ
のずれる説明するため、第2図に、第1図の要部拡大断
面を示した0 第2図の(a)ば、グラフトベース6が、エミツタ層7
から隔れてずれた場合、(b)は、グラフトベース層6
とエミッタ層下とが、表面で接する場合、Co)はグラ
フトベース層5とエミツタ層7とが重なった場合を示し
ている。これらのうちでは、第2図(b)の場合が最も
望ましい状態であるが、もし、(IL)の様にずれた場
合、低不純物濃度、即ち高抵抗の活性ベース層6の影響
が太きく、rbblは大きくなってしまう。一方、(C
)の様にずれた場合、グラフトベース層6の影響でエミ
ッタ有効面積が減少し、トランジスタの電流増巾率が下
がったり、(特に低電流動作のとき)トランジスタの過
剰雑音が増大したりする。これらの問題1点は、従来の
プロセスでは避けることが出来なかった。
する工程、P型活性ベース層6を形成する工程、および
N型エミツタ層7を形成する工程は、各々が全て独立の
工程であるので、それら各拡散層は、平面上(第1図で
は、横方向)で互いにずれが発生する可能性がある。こ
のずれる説明するため、第2図に、第1図の要部拡大断
面を示した0 第2図の(a)ば、グラフトベース6が、エミツタ層7
から隔れてずれた場合、(b)は、グラフトベース層6
とエミッタ層下とが、表面で接する場合、Co)はグラ
フトベース層5とエミツタ層7とが重なった場合を示し
ている。これらのうちでは、第2図(b)の場合が最も
望ましい状態であるが、もし、(IL)の様にずれた場
合、低不純物濃度、即ち高抵抗の活性ベース層6の影響
が太きく、rbblは大きくなってしまう。一方、(C
)の様にずれた場合、グラフトベース層6の影響でエミ
ッタ有効面積が減少し、トランジスタの電流増巾率が下
がったり、(特に低電流動作のとき)トランジスタの過
剰雑音が増大したりする。これらの問題1点は、従来の
プロセスでは避けることが出来なかった。
発明の目的
本発明は、ベース拡がり抵抗の小さい、低雑音または、
高周波特性の優ねたバイポーラトランジスタの製造方法
を提供するものである。
高周波特性の優ねたバイポーラトランジスタの製造方法
を提供するものである。
発明の構成
本発明は、要約するに、半導体基板上の絶縁膜に、−導
電形拡散領域を形成するだめの第1の開口部と反対導電
形拡散領域を形成するための第2の開口部とを同時に形
成する工程、前記第2の開口部をマスク拐で被って、前
記第1の開口部を通じて、前記−導電形拡散領域を形成
する工程、前記マスク制ヲ除去して、前記第2の開口部
を通じて、前記反対導電影領域を形成する工程をそなえ
た半導体装置の製造方法であり、これにより、マスク整
合性のよい半導体装置が実現される。とりわけ、本発明
の方法により、第1の開口部を通じて、グラフトベース
領域、第2の開口部を通じてエミッタ領域ならびにコレ
クタ低抵抗層(コンタクト領域を、それぞれ形成すると
、雑音特性のすぐれたグラフトベース型のバイポーラト
ランジスタを実現することができる。
電形拡散領域を形成するだめの第1の開口部と反対導電
形拡散領域を形成するための第2の開口部とを同時に形
成する工程、前記第2の開口部をマスク拐で被って、前
記第1の開口部を通じて、前記−導電形拡散領域を形成
する工程、前記マスク制ヲ除去して、前記第2の開口部
を通じて、前記反対導電影領域を形成する工程をそなえ
た半導体装置の製造方法であり、これにより、マスク整
合性のよい半導体装置が実現される。とりわけ、本発明
の方法により、第1の開口部を通じて、グラフトベース
領域、第2の開口部を通じてエミッタ領域ならびにコレ
クタ低抵抗層(コンタクト領域を、それぞれ形成すると
、雑音特性のすぐれたグラフトベース型のバイポーラト
ランジスタを実現することができる。
実施例の説明
つぎに、本発明を図面を参照して、実施例により、詳し
く説明する。
く説明する。
第3図に、本発明による実施例を流れ図で示した0
バイポーラ型集積回路を周知の製造法を用いて途中捷で
製造した時の断面を示したのが(&)図である。図中で
1はP型シリコン半導体基板を、2はH型埋め込み層を
、3はN型エピタキシャル成長層を、4はP型分離層を
示している。表面を熱酸化し、二酸化シリコン膜97&
:形成して、これを周知のフォトリソグラフィー及びエ
ンチングラ施すことによってNPN型トランジスタのベ
ース層形成のための第1の開口部を形成する。
製造した時の断面を示したのが(&)図である。図中で
1はP型シリコン半導体基板を、2はH型埋め込み層を
、3はN型エピタキシャル成長層を、4はP型分離層を
示している。表面を熱酸化し、二酸化シリコン膜97&
:形成して、これを周知のフォトリソグラフィー及びエ
ンチングラ施すことによってNPN型トランジスタのベ
ース層形成のための第1の開口部を形成する。
次に、これKP型不純物としてのボロン全蒸着・拡散し
、ベース層らを形成する。このとき、表面には二酸化シ
リコン膜が形成されている。
、ベース層らを形成する。このとき、表面には二酸化シ
リコン膜が形成されている。
前と同様に、周知のフォトリソグラフィー及びエツチン
グによって、エミツタ層形成用、コレクタ低抵抗層形成
用及びクラフトベース層形成として、第2の開口部をそ
れぞれ形成する。ついで、この第2の開口部に、熱酸化
によって薄い二酸化シリコン膜12を形成する。この膜
は、次工程で形成する窒化シリコンによるストレスがシ
リコン表面の結晶性に与える影響を緩和するために形成
したものである。
グによって、エミツタ層形成用、コレクタ低抵抗層形成
用及びクラフトベース層形成として、第2の開口部をそ
れぞれ形成する。ついで、この第2の開口部に、熱酸化
によって薄い二酸化シリコン膜12を形成する。この膜
は、次工程で形成する窒化シリコンによるストレスがシ
リコン表面の結晶性に与える影響を緩和するために形成
したものである。
続いて、CV D ((3hemical Vapou
r Deposision)法によって窒化7リコy膜
13を成長し、周知のフォトリングラフィ及びエツチン
グによって、エミッタ及びコレクタ低抵抗層用の第2の
開口部をおおう様にパターン形成し、さらに、クラフト
ペース領域の薄い酸化膜をフッ酸系の薬面で除去するこ
とによって、シリコン表面まで開口する。ここまでを示
したのが第3図(b)である。
r Deposision)法によって窒化7リコy膜
13を成長し、周知のフォトリングラフィ及びエツチン
グによって、エミッタ及びコレクタ低抵抗層用の第2の
開口部をおおう様にパターン形成し、さらに、クラフト
ペース領域の薄い酸化膜をフッ酸系の薬面で除去するこ
とによって、シリコン表面まで開口する。ここまでを示
したのが第3図(b)である。
P型不純物として、高濃度のボロンを蒸着、拡散し、グ
ラフトベース領域5を形成する。このとき、グラフトベ
ース層上には、二酸化シリコン膜が形成されている。
ラフトベース領域5を形成する。このとき、グラフトベ
ース層上には、二酸化シリコン膜が形成されている。
窒化シリコン膜全除去し、続いて、コレクタ低抵抗層及
びエミッタ形成用の各第2の開口部上の薄い二酸化シリ
コン膜を除去したのが第3図(C)である。
びエミッタ形成用の各第2の開口部上の薄い二酸化シリ
コン膜を除去したのが第3図(C)である。
N型不純物として、リン全蒸着、拡散し、エミツタ層7
及びコレクタ低抵抗層8を同時に形成したのが第3図(
(1)である。
及びコレクタ低抵抗層8を同時に形成したのが第3図(
(1)である。
これを、シリコンとのオーミック接触を得るために開口
し、アルミニウム(Al )電極10を形成し保護膜1
1全形成し、最終的に第3図(el)となる〇従来、エ
ミッタ領域7とグラフトベース領域5との間の間隔が一
定せず、rbblまたは、hyxに対して悪い影響があ
ったり、それらが(fう)いていたのに対し、本実施例
で、その間隔は、第3図(b)の酸化膜開口部間の間隔
で決まる。即ち、−回のフォトリソグラフィ工程及びエ
ツチング工程でその間隔が決まる為に、一定の間隔が保
証されることになる。エミッタ領域7及びグラフトベー
ス領域5の横方向の拡散による拡がりは、制御し易いの
で問題はない。
し、アルミニウム(Al )電極10を形成し保護膜1
1全形成し、最終的に第3図(el)となる〇従来、エ
ミッタ領域7とグラフトベース領域5との間の間隔が一
定せず、rbblまたは、hyxに対して悪い影響があ
ったり、それらが(fう)いていたのに対し、本実施例
で、その間隔は、第3図(b)の酸化膜開口部間の間隔
で決まる。即ち、−回のフォトリソグラフィ工程及びエ
ツチング工程でその間隔が決まる為に、一定の間隔が保
証されることになる。エミッタ領域7及びグラフトベー
ス領域5の横方向の拡散による拡がりは、制御し易いの
で問題はない。
以上述べた様に、エミッタ領域7とグラフトベース領域
6とが常に一定間隔で形成されるため、トランジスタの
ベース拡がり抵抗rbblの値が、最適、最小値に設定
され、かつ、hyxのバラツキも少なくなり、低雑音、
または高周波特性の優れたトランジスタを再現性よく製
造することが可卵となる。
6とが常に一定間隔で形成されるため、トランジスタの
ベース拡がり抵抗rbblの値が、最適、最小値に設定
され、かつ、hyxのバラツキも少なくなり、低雑音、
または高周波特性の優れたトランジスタを再現性よく製
造することが可卵となる。
さらに、従来の工程と比べて、使用するマスクの枚数も
かわらず、製造コストも大差ない。
かわらず、製造コストも大差ない。
第3図に示した実施例は、活性ベース層の形成を、グラ
フトベース層形成の前に行なったが、場合によっては、
これをエミッタ領域形成の後に行なってもよい。この場
合も、第3図の0))、6)と同様の工程で実施できる
。
フトベース層形成の前に行なったが、場合によっては、
これをエミッタ領域形成の後に行なってもよい。この場
合も、第3図の0))、6)と同様の工程で実施できる
。
発明の効果
以上述べたように、本発明による半導体装置の製造方法
によって、ベース拡がり抵抗”bb”を小さく、かつ同
抵抗rbb’とトランジスタ電流増幅率hyxとのバラ
ツキを抑えることによって、低雑音または、高周波特性
の優れたバイポーラトランジスタを安定して製造するこ
とが可能となった0
によって、ベース拡がり抵抗”bb”を小さく、かつ同
抵抗rbb’とトランジスタ電流増幅率hyxとのバラ
ツキを抑えることによって、低雑音または、高周波特性
の優れたバイポーラトランジスタを安定して製造するこ
とが可能となった0
第1図は従来例によるバイポーラNPN型トランジスタ
の断面図、第2図(11)〜幹)は従来の製造法による
拡散領域間のズレを示した工程断面図、第3図(a)〜
(+5)は本発明の実施例によるバイポーラNPN型ト
ランジスタの製造方法を示した工程断面図である。 1・・・・・・P型シリコン基板、2・川・・K型埋め
込み領域、3・・・・・N型エピタキシャル成長層、4
・・・・・・P型分離領域、6・・・・・・P型グラフ
トベース領域、6・・・・・・P型活性ベース領域、7
・・・・・・N型エミッタ領域、8・・・・・・N型低
抵抗コレクタ層、9・・・・・・二酸化シリコン膜、1
0・・・・・・アルミニウム電極、11・・・・・・表
面保護層、12・・・・・・薄い二酸化シリコンILL
13・・・・・・窒化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 3 図
の断面図、第2図(11)〜幹)は従来の製造法による
拡散領域間のズレを示した工程断面図、第3図(a)〜
(+5)は本発明の実施例によるバイポーラNPN型ト
ランジスタの製造方法を示した工程断面図である。 1・・・・・・P型シリコン基板、2・川・・K型埋め
込み領域、3・・・・・N型エピタキシャル成長層、4
・・・・・・P型分離領域、6・・・・・・P型グラフ
トベース領域、6・・・・・・P型活性ベース領域、7
・・・・・・N型エミッタ領域、8・・・・・・N型低
抵抗コレクタ層、9・・・・・・二酸化シリコン膜、1
0・・・・・・アルミニウム電極、11・・・・・・表
面保護層、12・・・・・・薄い二酸化シリコンILL
13・・・・・・窒化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 3 図
Claims (1)
- 半導体基板上の絶縁膜に、−心電形拡散領域を形成する
ための第1の開口部と反対導電形拡散領域を形成するた
めの第2の開口部とを同時に形成する工程、前記第2の
開口部をマスク材で被って、前記第1の開口部を通じて
、前記−心電形拡散領域を形成する工程、前記マスク材
を除去して、前記第2の開口部を通じて、前記反対導電
形拡散領域を形成する工程をそなえた半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3064684A JPS60175451A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3064684A JPS60175451A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60175451A true JPS60175451A (ja) | 1985-09-09 |
Family
ID=12309578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3064684A Pending JPS60175451A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60175451A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0732164B1 (ja) * | 1989-10-04 | 1995-04-10 | Shiigeito Maikuroerekutoronikusu Ltd |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5024083A (ja) * | 1973-07-04 | 1975-03-14 | ||
JPS5724559A (en) * | 1980-06-09 | 1982-02-09 | Varian Associates | Method of simultaneously forming base diffusion from single source preliminary accumulation and p+provile |
JPS57132357A (en) * | 1981-02-10 | 1982-08-16 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
JPS60145659A (ja) * | 1984-01-10 | 1985-08-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1984
- 1984-02-20 JP JP3064684A patent/JPS60175451A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5024083A (ja) * | 1973-07-04 | 1975-03-14 | ||
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