JPS60170978A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS60170978A JPS60170978A JP2757884A JP2757884A JPS60170978A JP S60170978 A JPS60170978 A JP S60170978A JP 2757884 A JP2757884 A JP 2757884A JP 2757884 A JP2757884 A JP 2757884A JP S60170978 A JPS60170978 A JP S60170978A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路の製造方法、特にショットキー
バリアダイオードを有する半導体集積回路の製造方法に
関する。
バリアダイオードを有する半導体集積回路の製造方法に
関する。
（ロ）従来技術
第１図Ａ乃至第１図Ｃ’ｆｔ参照して従来のショットキ
ーバリアダイオードの製造方法を説明する。
ーバリアダイオードの製造方法を説明する。
第１図ＡではＰ型の半導体基板（１）上積層したＮ型エ
ピタキシャル層（２）をＰ＋型の分離領域（３）でＰＮ
分離して島領域（４）を形成する。島領域（４，ｌの底
面には取り出し抵抗を下げるために炉型の埋め込み層（
５）を設け、島領域（４）表面にはＮＰＮ トランジス
タのエミッタ拡散時に形成Ｊ−る炉型のコンタクト領域
（６）を設ける。然る後ショットキーバリアを形成する
島領域（４）表面を露出して白金等のバリア金属層（７
）を蒸着して付着していた。
ピタキシャル層（２）をＰ＋型の分離領域（３）でＰＮ
分離して島領域（４）を形成する。島領域（４，ｌの底
面には取り出し抵抗を下げるために炉型の埋め込み層（
５）を設け、島領域（４）表面にはＮＰＮ トランジス
タのエミッタ拡散時に形成Ｊ−る炉型のコンタクト領域
（６）を設ける。然る後ショットキーバリアを形成する
島領域（４）表面を露出して白金等のバリア金属層（７
）を蒸着して付着していた。
第１図Ｂでは島領域（４）のコンタクト領域（６）とオ
ーミック接触する電極層（８）を形成する。電極層（８
）の材料としてはＡｌ−ｓ ｉを用い、蒸着あるいはス
パッタにより全面に付着する。Ａｌ−５自まＡｌ中ＶＣ
２〜３重量％のｓｉを含有させたものである。
ーミック接触する電極層（８）を形成する。電極層（８
）の材料としてはＡｌ−ｓ ｉを用い、蒸着あるいはス
パッタにより全面に付着する。Ａｌ−５自まＡｌ中ＶＣ
２〜３重量％のｓｉを含有させたものである。
第１図Ｃでは電極層（８）を周知のホトエツチング技術
で所望のパターンにエツチングする。この結果ショット
キーバリアダイオードはコンタクト領域（６）の電＄ｉ
層（８）とバリア金属層（７）に接触する電極層（８）
とで取り出す。なおショットキーバリアは電極層（８）
のアロイ時に同時に形成される。
で所望のパターンにエツチングする。この結果ショット
キーバリアダイオードはコンタクト領域（６）の電＄ｉ
層（８）とバリア金属層（７）に接触する電極層（８）
とで取り出す。なおショットキーバリアは電極層（８）
のアロイ時に同時に形成される。
斯上した製造方法は例えば特開昭５８−５７７５５号公
報（ＨｏｌＬ ２９／９１）等に開示されている。
報（ＨｏｌＬ ２９／９１）等に開示されている。
斯る製造方法ではショットキーバリアダイオードを得る
にはバリア金属層（７）を特に必要とするので半導体集
積回路の製造方法を複雑化する欠点があった。またＡｌ
−ｓ ｉの電極材料をバリア金属層（７）と共用すると
ショットキーバリアが形成し難い欠点があった。この理
由は島領域（４）界面にＡｌ−８１のｓｉが析出してＰ
型のシリコン層を形成してＰＮ接合を形成するためであ
る。
にはバリア金属層（７）を特に必要とするので半導体集
積回路の製造方法を複雑化する欠点があった。またＡｌ
−ｓ ｉの電極材料をバリア金属層（７）と共用すると
ショットキーバリアが形成し難い欠点があった。この理
由は島領域（４）界面にＡｌ−８１のｓｉが析出してＰ
型のシリコン層を形成してＰＮ接合を形成するためであ
る。
（ハ）発明の目的
本発明の第１の目的は従来の欠点を大巾に改善した簡便
な半導体集積回路の製造方法を実現することにある。
な半導体集積回路の製造方法を実現することにある。
本発明の第２の目的は多層配線を有する半導体集積回路
の製造方法に適したショットキーバリアダイオードを形
成することにある。
の製造方法に適したショットキーバリアダイオードを形
成することにある。
（暑 発明の構成
本発明は以下の工程より構成される。
（１） 複数の島領域α４）（ｔ４）Ｋ所望の回路素子
を形成する工程。
を形成する工程。
（２）第１電極層（２■をＡ７−ｓｉで形成する工程。
（３）第１戒極層（イ）を被覆する層間絶縁膜（ハ）を
形成する工程。
形成する工程。
（４） 第２電極層（２４）をＡＡで形成し且つ島領域
α４）表面に１を接触させてショットキーバリアダイオ
ードを形成する工程。
α４）表面に１を接触させてショットキーバリアダイオ
ードを形成する工程。
（ホ）実施例
本発明の一実施例を第２図Ａ乃至第２図りを参照して説
明する。
明する。
本発明の第１の工程は第２図Ａに示す如（、複数の島領
域α４）α４）に所望の回路素子を形成することにある
。本工程ではＰ型のシリコン半導体基板α】）上にＮ型
のエピタキシャル層（１２１を積層し、エピタキシャル
層（１２＋をＰ＋型の分離領域（１３）でＰＮ分離して
複数の島領域Ｑ４１α４を形成している。島領域Ｑｄｉ
底面には必要に応じて取り出し抵抗を減らすためにＮ＋
型の埋め込み層（１５１を設ける。各島領域（１４）に
は半導体集積回路を構成するＮＰＮ トランジスタ、Ｐ
ＮＰ）ランジスタ、ダイオード、コンデンサ、抵抗等が
形成される。第２図Ａでは左側の島領域（１４）にはＮ
ＰＮ）ランジスタを形成し、右側の島領域α４）には本
発明の特徴とするショットキーバリアダイオードを形成
している。ＮＰＮ ）ランジスタは島領域Ｑ４）内のエ
ピタキシャル層α２）ヲコレクタ領域とし、Ｐ型のベー
ス領域０６）、Ｎ＋型のエミッタ領域卸およびＮ＋Ｗの
コレクタコンタクト領域０８）で構成される。ショット
キーバリアダイオードは取り出し用のＮ＋型のコンタク
ト領域（＋９１ｖ工ミツタ拡散時に形成する。
域α４）α４）に所望の回路素子を形成することにある
。本工程ではＰ型のシリコン半導体基板α】）上にＮ型
のエピタキシャル層（１２１を積層し、エピタキシャル
層（１２＋をＰ＋型の分離領域（１３）でＰＮ分離して
複数の島領域Ｑ４１α４を形成している。島領域Ｑｄｉ
底面には必要に応じて取り出し抵抗を減らすためにＮ＋
型の埋め込み層（１５１を設ける。各島領域（１４）に
は半導体集積回路を構成するＮＰＮ トランジスタ、Ｐ
ＮＰ）ランジスタ、ダイオード、コンデンサ、抵抗等が
形成される。第２図Ａでは左側の島領域（１４）にはＮ
ＰＮ）ランジスタを形成し、右側の島領域α４）には本
発明の特徴とするショットキーバリアダイオードを形成
している。ＮＰＮ ）ランジスタは島領域Ｑ４）内のエ
ピタキシャル層α２）ヲコレクタ領域とし、Ｐ型のベー
ス領域０６）、Ｎ＋型のエミッタ領域卸およびＮ＋Ｗの
コレクタコンタクト領域０８）で構成される。ショット
キーバリアダイオードは取り出し用のＮ＋型のコンタク
ト領域（＋９１ｖ工ミツタ拡散時に形成する。
本発明の第２の工程は同様に第２図Ｎに示す如（、第１
電極層（２０）を形成することｒある。本工程では先ず
エピタキシャル層翰表面の熱酸化膜より成る第１絶縁膜
（２１）に周知のホトエツチング技術によりコンタクト
孔を形成する。このとき島領域α４）のショットキーバ
リアを形成する予定領域（２り上の第１絶縁膜（２１）
もエツチング除去する。続いて２〜３重量％のシリコン
を含有したアルミニウム（Ａｌ−ｓｉ）を電極材料とし
て基板全面に蒸着あるいはスパッタにより付着する。ｋ
ｌ−ｓｉはシリコンを含有しているのでエピタキシャル
屑α渇のシリコンとの合金成長量が少なく、浅いＰＮ接
合をアロイスパイク等で破壊するおそれもなく且つフォ
トエツチング加工性が良い優れた特性を有している。
電極層（２０）を形成することｒある。本工程では先ず
エピタキシャル層翰表面の熱酸化膜より成る第１絶縁膜
（２１）に周知のホトエツチング技術によりコンタクト
孔を形成する。このとき島領域α４）のショットキーバ
リアを形成する予定領域（２り上の第１絶縁膜（２１）
もエツチング除去する。続いて２〜３重量％のシリコン
を含有したアルミニウム（Ａｌ−ｓｉ）を電極材料とし
て基板全面に蒸着あるいはスパッタにより付着する。ｋ
ｌ−ｓｉはシリコンを含有しているのでエピタキシャル
屑α渇のシリコンとの合金成長量が少なく、浅いＰＮ接
合をアロイスパイク等で破壊するおそれもなく且つフォ
トエツチング加工性が良い優れた特性を有している。
斯るＡＡ−ｓｉは周知のホトエツチング技術により所望
のパターンに整形して第１電極層（２■を形成する。こ
の結果第１電極層（瀕は精度良くパターンを形成でき且
つ良好のコンタクトを実現できる。なお本工程ではショ
ットキーバリアを形成する予定領域（２２）上の第１電
極層（２０は除去する。
のパターンに整形して第１電極層（２■を形成する。こ
の結果第１電極層（瀕は精度良くパターンを形成でき且
つ良好のコンタクトを実現できる。なお本工程ではショ
ットキーバリアを形成する予定領域（２２）上の第１電
極層（２０は除去する。
本発明の第３の工程は第２図Ｂに示す如く、第１電極層
（イ）を被覆する層間絶縁膜（２３）を形成することに
ある。層間絶縁膜（２３）としてはＣＶＤ酸化膜、ポリ
イミド膜等を用いる。ＣＶＤ酸化膜を用いるときは減圧
ＣＶＤ装置内で約１０００ＯＡの厚みに付着し、ポリイ
ミド膜を用いろときはポリイミドをスピンオン法で付着
すると良い。なお予定領域（２ｚ上の層間絶縁膜（２３
）はエツチング除去する。
（イ）を被覆する層間絶縁膜（２３）を形成することに
ある。層間絶縁膜（２３）としてはＣＶＤ酸化膜、ポリ
イミド膜等を用いる。ＣＶＤ酸化膜を用いるときは減圧
ＣＶＤ装置内で約１０００ＯＡの厚みに付着し、ポリイ
ミド膜を用いろときはポリイミドをスピンオン法で付着
すると良い。なお予定領域（２ｚ上の層間絶縁膜（２３
）はエツチング除去する。
本発明の第４の工程は第２図ＣおよびＤに示す如く、第
２電極層（２４）を形成し且つ島領域α司表面の予定領
域（２２１にショットキーバリアダイオードを形成する
ことにある。本工程は本発明の最も特徴とする点であり
１第２電極層Ｃ２４）とショットキーバリアダイオード
を同時に形成することにある。即ち層間絶縁膜Ｃｉ！■
上全面にシリコンを含まないアルミニウムの電極材料を
蒸着あるいはスパッタにより付着する。シリコンを含ま
ない純粋なアルミニウム（ＡＡ ）はＡＡ’−ｓｉに比
較してアロイスパイクの発生やホトエツチング加工性が
悪いが、ショットキーバリアを形成する点は優れている
。このＡＡは周知のホトエツチング技術により所望のパ
ターンにエツチングして第２電極層（２４）を形成する
。
２電極層（２４）を形成し且つ島領域α司表面の予定領
域（２２１にショットキーバリアダイオードを形成する
ことにある。本工程は本発明の最も特徴とする点であり
１第２電極層Ｃ２４）とショットキーバリアダイオード
を同時に形成することにある。即ち層間絶縁膜Ｃｉ！■
上全面にシリコンを含まないアルミニウムの電極材料を
蒸着あるいはスパッタにより付着する。シリコンを含ま
ない純粋なアルミニウム（ＡＡ ）はＡＡ’−ｓｉに比
較してアロイスパイクの発生やホトエツチング加工性が
悪いが、ショットキーバリアを形成する点は優れている
。このＡＡは周知のホトエツチング技術により所望のパ
ターンにエツチングして第２電極層（２４）を形成する
。
第２電極層（２４）は所望の第１電極層（２［］とコン
タクトして多層配線を形成する。同時にＡ／は島領域α
４）の予定領域（２り上にも付着されて電極のアロイ工
程を経てショットキーバリアダイオードを形成する。
タクトして多層配線を形成する。同時にＡ／は島領域α
４）の予定領域（２り上にも付着されて電極のアロイ工
程を経てショットキーバリアダイオードを形成する。
（へ）発明の効果
本発明は先ず特殊なバリア金属層を必要とせずアルミニ
ウムの電極材料のみで良好なショットキーバリアダイオ
ードと良好なコンタクトを形成できる利点がある。
ウムの電極材料のみで良好なショットキーバリアダイオ
ードと良好なコンタクトを形成できる利点がある。
また本発明では従来より用いたアルミ三つム蒸着装置を
そのまま利用でき、極めて簡便なショットキーバリアダ
イオードの製造方法を実現できる。
そのまま利用でき、極めて簡便なショットキーバリアダ
イオードの製造方法を実現できる。
更に本発明では多層配線を有する半導体集積回路の第１
電極層（至）と第２電極層（２４）の材料をＡＡｉ−ｓ
ｉ とＡノに選択するだけで何ら付加工程を加えること
なく良好なショットキーバリアダイオードの製造方法を
実現できる。
電極層（至）と第２電極層（２４）の材料をＡＡｉ−ｓ
ｉ とＡノに選択するだけで何ら付加工程を加えること
なく良好なショットキーバリアダイオードの製造方法を
実現できる。
第１図Ａ乃至第１図Ｃは従来のショットキーバリアダイ
オードの製造方法を説明する断面図、第２図Ａ乃至第２
図りは本発明の半導体集積回路の製造方法を説明する断
面図である。 主な図番の説明 Ｑｌ）は半導体基板、 ０２）はエピタキシャル層、Ｑ
４１α４）は島領域、 （Ｉ９はコンタクト領域、 （
２０は第１電極層、 （２２１は予定領域、 （至）は
眉間絶縁膜、２４）は第２［は極層である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２を図Ｄ
オードの製造方法を説明する断面図、第２図Ａ乃至第２
図りは本発明の半導体集積回路の製造方法を説明する断
面図である。 主な図番の説明 Ｑｌ）は半導体基板、 ０２）はエピタキシャル層、Ｑ
４１α４）は島領域、 （Ｉ９はコンタクト領域、 （
２０は第１電極層、 （２２１は予定領域、 （至）は
眉間絶縁膜、２４）は第２［は極層である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２を図Ｄ
Claims (1)
- （１）電気的に分離された複数の島領域に所望の回路素
子を形成する工程と該回路素子の各領域にオーミックコ
ンタクトした第１電雛層をシリコンを含有するアルミニ
ウムで形成する工程と該第１電極層を被グする層間絶縁
膜を形成する工程と該層間絶縁膜上に第２電極層をシリ
コンを含有しないアルミニウムで形成する工程とを具備
する半導体集積回路の製造方法に於いて前記第２電極層
の形成工程で島領域表面を露出してシリコンを含有しな
いアルミニウムを接触させてショットキーバリアダイオ
ードを形成することを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027578A JPH0638493B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027578A JPH0638493B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170978A true JPS60170978A (ja) | 1985-09-04 |
| JPH0638493B2 JPH0638493B2 (ja) | 1994-05-18 |
Family
ID=12224858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027578A Expired - Lifetime JPH0638493B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638493B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177076A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS5623774A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1984
- 1984-02-15 JP JP59027578A patent/JPH0638493B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177076A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS5623774A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638493B2 (ja) | 1994-05-18 |
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