JPS60170979A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS60170979A JPS60170979A JP2757984A JP2757984A JPS60170979A JP S60170979 A JPS60170979 A JP S60170979A JP 2757984 A JP2757984 A JP 2757984A JP 2757984 A JP2757984 A JP 2757984A JP S60170979 A JPS60170979 A JP S60170979A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- schottky barrier
- diode
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title description 11
- 239000004065 semiconductor Substances 0.000 title description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 19
- 238000001259 photo etching Methods 0.000 abstract description 8
- 239000007772 electrode material Substances 0.000 abstract description 5
- 238000005275 alloying Methods 0.000 abstract description 2
- 229910018125 Al-Si Inorganic materials 0.000 abstract 1
- 229910018520 Al—Si Inorganic materials 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路の製造方法、特にショットキー
バリアダイオードを有する半導体集積回路の製造方法に
関する。
バリアダイオードを有する半導体集積回路の製造方法に
関する。
′（ロ）従来技術
第１図Ａ乃至第１図Ｃを参照して従来のショットキーバ
リアダイオードの製造方法を説明する。
リアダイオードの製造方法を説明する。
第１図ＡではＰ型の半導体基板（１）上積層したＮ型エ
ピタキシャル層（２）をＰ 型の分離領域（３）でＰＮ
分離して島領域（４）を形成する。島領域（４）の底面
には取り出し抵抗を下げるためにＮ 型の埋め込み層（
５）を設け、島領域（４）表面にはＮＰＮトランジスタ
のエミッタ拡散時に形成するＮ 型のコンタクト領域（
６）を設ける。然る後ショットキーバリアを形成する島
領域（４）表面を露出して白金等のバリア金属層（７）
を蒸着して付着していた。
ピタキシャル層（２）をＰ 型の分離領域（３）でＰＮ
分離して島領域（４）を形成する。島領域（４）の底面
には取り出し抵抗を下げるためにＮ 型の埋め込み層（
５）を設け、島領域（４）表面にはＮＰＮトランジスタ
のエミッタ拡散時に形成するＮ 型のコンタクト領域（
６）を設ける。然る後ショットキーバリアを形成する島
領域（４）表面を露出して白金等のバリア金属層（７）
を蒸着して付着していた。
第１図Ｂでは島領域（４）のコンタクト領域（６）とオ
ーミック接触する電極層（８）を形成する。電極層（８
）の材料としてはＡＡ−８Ｌ を用い、蒸着あるいはス
パッタにより全面に付着する。ｈｌ−ｓ ｉはＡｌ中に
２〜３重量％のＳＬを含有させたものであるっ第１図Ｃ
では電極層（８）を周知のホトエツチング技術で所望の
パターンにエツチングする。この結果ショットキーバリ
アダイオードはコンタクト領域（６）の電極層（８）と
バリア金属層（７）に接触する電極層（８）とで取り出
す。なおショットキーノくリアは電極層（８）のアロイ
時に同時に形成される。
ーミック接触する電極層（８）を形成する。電極層（８
）の材料としてはＡＡ−８Ｌ を用い、蒸着あるいはス
パッタにより全面に付着する。ｈｌ−ｓ ｉはＡｌ中に
２〜３重量％のＳＬを含有させたものであるっ第１図Ｃ
では電極層（８）を周知のホトエツチング技術で所望の
パターンにエツチングする。この結果ショットキーバリ
アダイオードはコンタクト領域（６）の電極層（８）と
バリア金属層（７）に接触する電極層（８）とで取り出
す。なおショットキーノくリアは電極層（８）のアロイ
時に同時に形成される。
斯上した製造方法は例えば特開昭５３−５７７５５号公
報（ＨＯＩＬ２９／９１ ）等圧開示されている。
報（ＨＯＩＬ２９／９１ ）等圧開示されている。
斯る製造方法ではショットキーノくリアダイオードを得
るにはバリア金属層（７）を特に必要とするので半導体
集積回路の製造方法を複雑化する欠点があった。またｈ
ｌ−ｓ ｉの電極材料をノくリア金属層（７）と共用す
るとショットバリアが形成し難い欠点があった。この理
由は島領域（４）界面にｈｌ−ｓ ｉの８２ が析出し
てＰ型のシリコン層を形成してＰＮ接合を形成するため
である。
るにはバリア金属層（７）を特に必要とするので半導体
集積回路の製造方法を複雑化する欠点があった。またｈ
ｌ−ｓ ｉの電極材料をノくリア金属層（７）と共用す
るとショットバリアが形成し難い欠点があった。この理
由は島領域（４）界面にｈｌ−ｓ ｉの８２ が析出し
てＰ型のシリコン層を形成してＰＮ接合を形成するため
である。
（ハ）発明の目的
本発明の目的は従来の欠点を大巾に改善した簡便な半導
体集積回路の製造方法を実現することにある。
体集積回路の製造方法を実現することにある。
に）発明の構成
本発明は以下の工程より構成される。
（１）複数の島領域ａ佃ａに所望の回路素子を形成する
工程。
工程。
（２）電極層（２０）をｈｐ−ｓｉで形成する工程。
（３）少くとも島領域α滲のショットキーバリアダイオ
ードを形成する予定領域（２２１を除いてホトレジスト
膜（ハ）で被覆しシリコンを含有しないアルミニウムを
付着する工程。
ードを形成する予定領域（２２１を除いてホトレジスト
膜（ハ）で被覆しシリコンを含有しないアルミニウムを
付着する工程。
（４） リフトオフ法により予定領域（２渇上にシリコ
ンを含有しないアルミニウムを残しショットキーバリア
ダイオードを形成する工程。
ンを含有しないアルミニウムを残しショットキーバリア
ダイオードを形成する工程。
（ホ）実施例
本発明の一実施例を第２図Ａ乃至第２図りを参照して説
明する。
明する。
本発明の第１の工程は第２図Ａに示す如く、複数の島領
域（１４）Ｑ４）に所望の回路素子を形成することにあ
る。本工程ではＰ型のシリコン半導体基板αυ上にＮ型
のエピタキシャル層（１２１を積層し、エピタキシャル
層（１りをＰ 型の分離領域０３）でＰＮ分離して複数
の島領域α４）（１４）を形成している。島領域αａ底
面には必要に応じて取り出し抵抗を減らすためにＮ 型
の埋め込み層（１５１を設ける。各島領域（１４）罠は
半導体集積回路を構成するＮＰＮ）ランジスタ、ＰＮＰ
トランジスタ、ダイオード、コンデンサ、抵抗等が形
成される。第２図Ａでは左側の島領域・ Ｑ４］にはＮ
ＰＮトランジスタを形成し、右側の島領域（１４）Ｋは
本発明の特徴′とするショットキーバリアダイオードを
形成している。ＮＰＮトランジスタは島領域（１４）内
のエピタキシャル層αつをコレクタ領域とし、Ｐ型のベ
ース領域αｅ“、Ｎ＋型のエミッタ領域（１７）および
Ｎ 型のコレクタコンタクト領域（ｔ８で構成される。
域（１４）Ｑ４）に所望の回路素子を形成することにあ
る。本工程ではＰ型のシリコン半導体基板αυ上にＮ型
のエピタキシャル層（１２１を積層し、エピタキシャル
層（１りをＰ 型の分離領域０３）でＰＮ分離して複数
の島領域α４）（１４）を形成している。島領域αａ底
面には必要に応じて取り出し抵抗を減らすためにＮ 型
の埋め込み層（１５１を設ける。各島領域（１４）罠は
半導体集積回路を構成するＮＰＮ）ランジスタ、ＰＮＰ
トランジスタ、ダイオード、コンデンサ、抵抗等が形
成される。第２図Ａでは左側の島領域・ Ｑ４］にはＮ
ＰＮトランジスタを形成し、右側の島領域（１４）Ｋは
本発明の特徴′とするショットキーバリアダイオードを
形成している。ＮＰＮトランジスタは島領域（１４）内
のエピタキシャル層αつをコレクタ領域とし、Ｐ型のベ
ース領域αｅ“、Ｎ＋型のエミッタ領域（１７）および
Ｎ 型のコレクタコンタクト領域（ｔ８で構成される。
ショットキーバリアダイオードは取り出し用のＮ 型の
コンタクト領域翰をエミッタ拡散時に形成する。
コンタクト領域翰をエミッタ拡散時に形成する。
本発明の第２の工程は同様に第２図Ａに示す如く、電極
層（社）を形成することにある。本工程では先ずエピタ
キシャル層側表面の熱酸化膜より成る絶縁膜ＣＤに周知
のホトエツチング技術によりコンタクト孔を形成する。
層（社）を形成することにある。本工程では先ずエピタ
キシャル層側表面の熱酸化膜より成る絶縁膜ＣＤに周知
のホトエツチング技術によりコンタクト孔を形成する。
このとき島領域α荀のショットキーバリアを形成する予
定領域（ハ）上の絶縁膜（２Ｉ）もエツチング除去する
。続いて２〜３重量％のシリコンを含有したアルミニウ
ム（ＡＡ−８Ｌ） を電極材料として基板全面に蒸着あ
るいはスパッタにより付着する。ｈｐ−ｓｉはシリコン
を含有しているのでエピタキシャル層α２のシリコンと
の合金成長量が少なく、浅いＰＮ接合をアロイスパイク
等で破壊するおそれもなく且つフォトエツチング加工性
が良い優れた特性を有している。斯るＡｌ−８Ｌは周知
のホトエツチング技術により所望のパターンに整形して
電極層端を形成する。この結果電極層−は精度良くパタ
ーンを形成でき且つ良好のコンタクトを実現できる。な
お本工程ではショットキーバリアを形成する予定領域（
社）上の電極層端は除去する。
定領域（ハ）上の絶縁膜（２Ｉ）もエツチング除去する
。続いて２〜３重量％のシリコンを含有したアルミニウ
ム（ＡＡ−８Ｌ） を電極材料として基板全面に蒸着あ
るいはスパッタにより付着する。ｈｐ−ｓｉはシリコン
を含有しているのでエピタキシャル層α２のシリコンと
の合金成長量が少なく、浅いＰＮ接合をアロイスパイク
等で破壊するおそれもなく且つフォトエツチング加工性
が良い優れた特性を有している。斯るＡｌ−８Ｌは周知
のホトエツチング技術により所望のパターンに整形して
電極層端を形成する。この結果電極層−は精度良くパタ
ーンを形成でき且つ良好のコンタクトを実現できる。な
お本工程ではショットキーバリアを形成する予定領域（
社）上の電極層端は除去する。
本発明の第３の工程は第２図ＢおよびＣに示す如く、少
くとも島領域αａのショットキーバリアダイオードを形
成する予定領域（２りを除いてホトレジスト膜（ハ）で
被覆しシリコンを含有しないアルミニウムを付着するこ
とにある。本工程は本発明の特徴とする工程であり、予
定領域（２り上にシリコンを含有しないアルミニウムを
選択的に付着することにある。即ち絶縁膜（２］）およ
び電極層（２ｏ）上に約１μｍのホトレジスト膜（２湯
をスピンオン法で付着し、予定領域シフ上に付着したホ
トレジスト膜＠はエツチング除去する。続いてシリコン
を含まないアルミニウムの電極材料を蒸着あるいはスパ
ッタにより付着する。シリコンを含まない純粋なアルミ
ニウム（Ａｌ）はｈｌ−ｓ ｉに比較してアロイスパイ
クの発生やホトエツチングの加工性が悪いが、ショット
キーバリアを形成する点はぼれている。
くとも島領域αａのショットキーバリアダイオードを形
成する予定領域（２りを除いてホトレジスト膜（ハ）で
被覆しシリコンを含有しないアルミニウムを付着するこ
とにある。本工程は本発明の特徴とする工程であり、予
定領域（２り上にシリコンを含有しないアルミニウムを
選択的に付着することにある。即ち絶縁膜（２］）およ
び電極層（２ｏ）上に約１μｍのホトレジスト膜（２湯
をスピンオン法で付着し、予定領域シフ上に付着したホ
トレジスト膜＠はエツチング除去する。続いてシリコン
を含まないアルミニウムの電極材料を蒸着あるいはスパ
ッタにより付着する。シリコンを含まない純粋なアルミ
ニウム（Ａｌ）はｈｌ−ｓ ｉに比較してアロイスパイ
クの発生やホトエツチングの加工性が悪いが、ショット
キーバリアを形成する点はぼれている。
本発明の第４の工程は第２図りに示す如く、リフトオフ
法により予定領域（２２１上にシリコンを含有しないア
ルミニウムを残しショットキーバリアダイオードを形成
することにある。本工程の特徴はホトエツチングの加工
性の悪さをリフトオフ法により補う点にある。即ち有機
溶剤でホトレジスト膜（至）を溶融除去してその上にあ
るシリコンを含有しないアルミニウムをリフトオンし、
予定領域（２渇上のアルミニウムを残す。次にこの残存
するシリコンを含有しないアルミニウムをバリア金属層
（２４として用い、電極層（２０１のアロイ工程で加熱
してショットキーバリアダイオードを形成する。
法により予定領域（２２１上にシリコンを含有しないア
ルミニウムを残しショットキーバリアダイオードを形成
することにある。本工程の特徴はホトエツチングの加工
性の悪さをリフトオフ法により補う点にある。即ち有機
溶剤でホトレジスト膜（至）を溶融除去してその上にあ
るシリコンを含有しないアルミニウムをリフトオンし、
予定領域（２渇上のアルミニウムを残す。次にこの残存
するシリコンを含有しないアルミニウムをバリア金属層
（２４として用い、電極層（２０１のアロイ工程で加熱
してショットキーバリアダイオードを形成する。
（へ）発明の効果
本発明は先ず特殊なバリア金属層を必要とせずシリコン
を含有しないアルミニウムを電極材料として用いること
により良好なショットキーバリアダイオードを形成でき
、極めて簡便なショットキーバリアダイオードの製造方
法を実現できる。
を含有しないアルミニウムを電極材料として用いること
により良好なショットキーバリアダイオードを形成でき
、極めて簡便なショットキーバリアダイオードの製造方
法を実現できる。
また本発明ではリフトオフ法の採用によりシリコンを含
有しないアルミニウムのホトエツチング加工性を大巾に
改善できる。
有しないアルミニウムのホトエツチング加工性を大巾に
改善できる。
第１図Ａ乃至第１図Ｃは従来のショットキーバリアダイ
オードの製造方法を説明する断面図、第２図Ａ乃至第２
図りは本発明の半導体集積回路の製造方法を説明する断
面図である。 主な図番の説明 ０υは半導体基板、 αのはエピタキシャル層、α４）
（１４）＆ま島領域、 （１ｃＪはコンタクト領域、
（至）は電極層、 （２つは予定領域、 （至）はホト
レジスト膜、（２４）はバリア金属層である。
オードの製造方法を説明する断面図、第２図Ａ乃至第２
図りは本発明の半導体集積回路の製造方法を説明する断
面図である。 主な図番の説明 ０υは半導体基板、 αのはエピタキシャル層、α４）
（１４）＆ま島領域、 （１ｃＪはコンタクト領域、
（至）は電極層、 （２つは予定領域、 （至）はホト
レジスト膜、（２４）はバリア金属層である。
Claims (1)
- （１，） 電気的に分離された複数の島領域に所望の回
路素子を形成する工程と、該回路素子の各領域にオーミ
ックコンタクトした電極層をシリコンを含有するアルミ
ニウムで形成する工程と、少くとも前記島領域のショッ
トキーバリアダイオードを形成する予定領域を除いてホ
トレジスト膜で被覆しシリコンを含有しないアルミニウ
ムを付着する工程と、前記ホトレジスト膜を除去してシ
リコンを含有しないアルミニウムを前記予定領域上に残
しショットキーバリアダイオードを形成する工程とを具
備することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2757984A JPS60170979A (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2757984A JPS60170979A (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170979A true JPS60170979A (ja) | 1985-09-04 |
Family
ID=12224883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2757984A Pending JPS60170979A (ja) | 1984-02-15 | 1984-02-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133353A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1984
- 1984-02-15 JP JP2757984A patent/JPS60170979A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133353A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2544396B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0673376B2 (ja) | バイポーラ半導体装置 | |
| US3737742A (en) | Monolithic bi-polar semiconductor device employing cermet for both schottky barrier and ohmic contact | |
| JPS6256670B2 (ja) | ||
| JPH01202841A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR930015107A (ko) | 쇼트키 다이오드 구조 및 그 제조방법 | |
| JPS60170979A (ja) | 半導体集積回路の製造方法 | |
| US3436616A (en) | Ohmic contact consisting of a bilayer of gold and molybdenum over an alloyed region of aluminum-silicon | |
| US3617826A (en) | An integrated transistor with a polycrystalline contact to a buried collector region | |
| JPH0135505B2 (ja) | ||
| JPS6356708B2 (ja) | ||
| JPH0542830B2 (ja) | ||
| JPS60187055A (ja) | 半導体集積回路装置 | |
| JP2611443B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0511668B2 (ja) | ||
| JP2867537B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6246072B2 (ja) | ||
| JPS60170978A (ja) | 半導体集積回路の製造方法 | |
| JPH0654794B2 (ja) | 半導体集積回路 | |
| JPH0437581B2 (ja) | ||
| JPH01290260A (ja) | 半導体集積回路およびその製造方法 | |
| JPS61108162A (ja) | 半導体装置およびその製造方法 | |
| JP2661153B2 (ja) | 半導体装置の製造方法 | |
| JPH01133353A (ja) | 半導体集積回路の製造方法 | |
| JP3311037B2 (ja) | 半導体装置 |