JPS60165830A - 位相同期装置 - Google Patents
位相同期装置Info
- Publication number
- JPS60165830A JPS60165830A JP59021148A JP2114884A JPS60165830A JP S60165830 A JPS60165830 A JP S60165830A JP 59021148 A JP59021148 A JP 59021148A JP 2114884 A JP2114884 A JP 2114884A JP S60165830 A JPS60165830 A JP S60165830A
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- JP
- Japan
- Prior art keywords
- phase
- switch
- point
- output signal
- signal
- Prior art date
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 11
- 238000010396 two-hybrid screening Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、入力信号の位相の変化全追従する位相同期
装置に関するものである。
装置に関するものである。
第1図は、従来の位相同期装置、の構成を示したもので
ある。し1において、(11は入力信号、(21は位相
検波器、(3)はループフィルタ、(4)は亀8E制御
発振器である。
ある。し1において、(11は入力信号、(21は位相
検波器、(3)はループフィルタ、(4)は亀8E制御
発振器である。
入力信号(1)は電圧制御発振器(4)の出力信号と位
相検波器(2)により位相比較され1位相誤差信号か出
力され、その誤差信号はループ・フィルタ+31を介し
て、電圧制御発振器(4)に供給され2位相同期ループ
を構成し、上記位相検波器(21の出力である誤差信号
が″零′になる様に動作し、誤差信号71.’ II械
−′になったとき、入力信号に位相同期回路か同期した
ことになる。この動作をさらに詳細に訝明したものが第
2図である。第2図のグラフにおいて。
相検波器(2)により位相比較され1位相誤差信号か出
力され、その誤差信号はループ・フィルタ+31を介し
て、電圧制御発振器(4)に供給され2位相同期ループ
を構成し、上記位相検波器(21の出力である誤差信号
が″零′になる様に動作し、誤差信号71.’ II械
−′になったとき、入力信号に位相同期回路か同期した
ことになる。この動作をさらに詳細に訝明したものが第
2図である。第2図のグラフにおいて。
横軸は位相検波器(2)の2つの入力信号間の位相差。
縦軸は検波出力電圧で、(51は位相差と検波出力電圧
の関係を示したものである。検波出力電圧か1零“のと
き1位相同期回路は入力信号に同期するわけで、その様
な状態は第2図から分かる様に。
の関係を示したものである。検波出力電圧か1零“のと
き1位相同期回路は入力信号に同期するわけで、その様
な状態は第2図から分かる様に。
A点、゛B点、C点と複数存在する。しかし、その複数
の1゛零′の内、へ漬は同期状態の安定な虞であるが、
他の点は不安定な点で、同期はずれが起こりやすい点で
ある。今1位相検波器(21の2つの入力信号の初期位
相差がD点又はFAである時。
の1゛零′の内、へ漬は同期状態の安定な虞であるが、
他の点は不安定な点で、同期はずれが起こりやすい点で
ある。今1位相検波器(21の2つの入力信号の初期位
相差がD点又はFAである時。
検波電圧はA点に近づく様にループが制御されるが、初
期位相がE点にある場合、へ虞、B点のどちらに近づく
様制御されるかはその時の状態により異なり、安定なA
点で同期しない場合がある。
期位相がE点にある場合、へ虞、B点のどちらに近づく
様制御されるかはその時の状態により異なり、安定なA
点で同期しない場合がある。
この発明は、かかる欠Aを改善する目的でなされたもの
で1位相同期過程において、電圧制御発振器+41の出
力信号を0°と180°の信号に分け。
で1位相同期過程において、電圧制御発振器+41の出
力信号を0°と180°の信号に分け。
それら信号を切換えて同期させることにより常に。
安定な同期を行なうことができる位相同期装置を提案す
るものである。
るものである。
m3図はこの発明の一実施例を示す構成図であり、(1
1〜(4)け、第1図と全く同一のものである。
1〜(4)け、第1図と全く同一のものである。
(6)は0°/180°ハイブリツド、(71はスイッ
チ、(8jはスイッチ制御回路、(9)は同期検出器、
囮はクロック信号発生器である。
チ、(8jはスイッチ制御回路、(9)は同期検出器、
囮はクロック信号発生器である。
位相同期の動作は第1図、第2図と同様でを、るか2本
発明では、電圧制御発振器(41の出力信号を位相の1
80°異なる2つの信号に分け、こi’iスイッチ(7
1により切換えて同期を行ない、常に安定な同期を行な
うものである。
発明では、電圧制御発振器(41の出力信号を位相の1
80°異なる2つの信号に分け、こi’iスイッチ(7
1により切換えて同期を行ない、常に安定な同期を行な
うものである。
動作の詳細を、第4図をまじえて行なり。第4図は第2
図と同様1位相検波器の2つの入力信号の位相差と検波
出力の関係を示したもので、(5)は07180°ハイ
ブリツド(61の0° 出力の信号か。
図と同様1位相検波器の2つの入力信号の位相差と検波
出力の関係を示したもので、(5)は07180°ハイ
ブリツド(61の0° 出力の信号か。
スイッチ(7)により位相検波器(21に供給された場
合の特性で、αDは0°/180°ハイブリツド(6)
の180゜出力の信号がスイッチ(71により位相検波
器(2)に供給された場合の特性である。(51では第
1図同様A点が同期安定点であるが、(1υではB点が
同期安定点に相当する。今2位相検波器(2)の2つの
入力信号の初期位相差かA点又は2点である場合スイッ
チ(7)が0°7180°ハイブリツド(6)の0°側
の信号を位相検波器t21に供給すれば、第4図の(5
)の特性により安定なA点で同期することができ、父上
記初期位相差がE点である場合、スイッチ(71が0°
/180°ハイブリツド(6)の180°側の信号を位
相検波器(2)に供給すれば、第4図の0υの特性によ
り、E点はE′点にうつり、安定なり点で同期すること
ができる。上記初期位相差は、どの様な状態か分からな
いため、クロック発生器Qlの出力信号のタイミングで
、スイッチ制御回路(81により、スイッチ(7)を切
換える。但し、スイッチ(7)の切換タイミングは2位
相同期回路のロックインタイムより大きくする必要があ
る。又、同期後は、スイッチ(7)を切換えることは不
要であるため、同期検出器(9)により同期と検出し、
スイッチ制御回路t8+の動作を停止し、スイッチ(7
)が同期状態のまま維持される様にする。
合の特性で、αDは0°/180°ハイブリツド(6)
の180゜出力の信号がスイッチ(71により位相検波
器(2)に供給された場合の特性である。(51では第
1図同様A点が同期安定点であるが、(1υではB点が
同期安定点に相当する。今2位相検波器(2)の2つの
入力信号の初期位相差かA点又は2点である場合スイッ
チ(7)が0°7180°ハイブリツド(6)の0°側
の信号を位相検波器t21に供給すれば、第4図の(5
)の特性により安定なA点で同期することができ、父上
記初期位相差がE点である場合、スイッチ(71が0°
/180°ハイブリツド(6)の180°側の信号を位
相検波器(2)に供給すれば、第4図の0υの特性によ
り、E点はE′点にうつり、安定なり点で同期すること
ができる。上記初期位相差は、どの様な状態か分からな
いため、クロック発生器Qlの出力信号のタイミングで
、スイッチ制御回路(81により、スイッチ(7)を切
換える。但し、スイッチ(7)の切換タイミングは2位
相同期回路のロックインタイムより大きくする必要があ
る。又、同期後は、スイッチ(7)を切換えることは不
要であるため、同期検出器(9)により同期と検出し、
スイッチ制御回路t8+の動作を停止し、スイッチ(7
)が同期状態のまま維持される様にする。
この発明は以上のべた様に1位相検波器(21の2つの
入力信号の位相差が、どの様な状態にあっても、安定な
同期を行なうことかできるという効果がある。
入力信号の位相差が、どの様な状態にあっても、安定な
同期を行なうことかできるという効果がある。
第1図は、従来の位相同期装置の構成を示すブロック図
、第2図は従来の位相同期装置の位相同期過程の原理を
示すための位相差と検波電圧の関係を示した図、第3図
はこの発明による位相同期装置の構成を示すブロック図
、第4図はこの発明の位相同期装置の位相同期過程の原
理を示す図である。 図中、(11は入力信号、(2jは位相検阪器、(3)
はループ・フィルタ、(4)は電圧制御発振器、(5)
は従来の位相同期回路における9位相検波器の2つの入
力信号間の位相差と検波電圧の関係を示すグラフ。 (6)は0°/180°ハイブリツド、(7)はスイッ
チ、(8jはスイッチ制御回路、(9)は同期検出器、
(11はクロック信号発生器、aυは0°/180°
ハイブリツド(6)の180°出力の信号をスイッチ(
7)により位相検波器(2)に入力したときの位相検波
器(21の2つの入力信号の位相差と、検波電圧の関係
?示すグラフである。 尚1図中、同一あるいけ相当部分は同一符号を付して示
しておる。 代理人 大 岩 増 雄 第 2 図
、第2図は従来の位相同期装置の位相同期過程の原理を
示すための位相差と検波電圧の関係を示した図、第3図
はこの発明による位相同期装置の構成を示すブロック図
、第4図はこの発明の位相同期装置の位相同期過程の原
理を示す図である。 図中、(11は入力信号、(2jは位相検阪器、(3)
はループ・フィルタ、(4)は電圧制御発振器、(5)
は従来の位相同期回路における9位相検波器の2つの入
力信号間の位相差と検波電圧の関係を示すグラフ。 (6)は0°/180°ハイブリツド、(7)はスイッ
チ、(8jはスイッチ制御回路、(9)は同期検出器、
(11はクロック信号発生器、aυは0°/180°
ハイブリツド(6)の180°出力の信号をスイッチ(
7)により位相検波器(2)に入力したときの位相検波
器(21の2つの入力信号の位相差と、検波電圧の関係
?示すグラフである。 尚1図中、同一あるいけ相当部分は同一符号を付して示
しておる。 代理人 大 岩 増 雄 第 2 図
Claims (1)
- 【特許請求の範囲】 周波数が制御電圧により変化する電圧制御発振器と、上
記電圧制御発振器の出力信号から位相の180°異なる
2つの信号を出力する0°7180°ハイブリツドと、
上記&、E制御発振器の出力信号と上記0°/180°
ハイブリツドの2つの出力信号を切換えるスイッチと、
上記スイッチの出力信号と入力信号の位相比較を行ない
1位相誤差信号を出力する位相検波器と、上記位相検波
器の出力信号から、上記篭圧飢制御発振器の制御iaE
を発生するループ・フィルタと、上記位相検波器、ルー
プ・フィルタ、wL電圧制御発振器0°/180°ハイ
ブリツド、スイッチより構成される位相同期回路が。 同期したことを検出する同期検出器と、上記スイッチの
切換タイミング信号を形成するクロック信号発生器と、
上記スイッチを上記クロック信号発生器の出力信号によ
り切換え、かつ上記同期検出器の出力信号により位相同
期回路が同期した場合。 上記スイッチの切換Th停止する機能をもつスイッチ制
御回路全備えたことを%徴とする位相fU1期装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59021148A JPS60165830A (ja) | 1984-02-08 | 1984-02-08 | 位相同期装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59021148A JPS60165830A (ja) | 1984-02-08 | 1984-02-08 | 位相同期装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60165830A true JPS60165830A (ja) | 1985-08-29 |
Family
ID=12046815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59021148A Pending JPS60165830A (ja) | 1984-02-08 | 1984-02-08 | 位相同期装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60165830A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0481126A (ja) * | 1990-07-24 | 1992-03-13 | Nec Corp | 位相同期回路 |
JP2002100982A (ja) * | 2000-09-26 | 2002-04-05 | Nec Microsystems Ltd | Dll回路 |
-
1984
- 1984-02-08 JP JP59021148A patent/JPS60165830A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0481126A (ja) * | 1990-07-24 | 1992-03-13 | Nec Corp | 位相同期回路 |
JP2002100982A (ja) * | 2000-09-26 | 2002-04-05 | Nec Microsystems Ltd | Dll回路 |
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