JPS60161565A - 計測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号の周波数もしくは位相の基準値から
の偏位量を計測し、計測値をアナログ値に変換して出力
する計測装置とりわけ、ＶＴＲ。

オーディオ機器等のサーボ回路の周波数・電圧変換器、
あるいは位相・電圧変換器として有用な計測装置に関す
るものである。

従来例の構成とその問題点 ディジタル手法を用いた測定装置は、アナログ手法を用
いた測定装置に比べ、正確であること、経時変化がない
こと、あるいは量産時に特性のばらつきが少なく、調整
が簡易であるなどの利点を有しており、このことからそ
の利用度が急激に高まっている。第１図はディジタル手
法による従来例の計測装置の構成を示すブロック図であ
る。図中、１は入力信号の周波数もしくは位相の基準値
からの偏位量を計測するＮ段のカウンタで、このカウン
タにはカウンタの初期状態を決めるプリセットデータ（
ｄ）とプリセットデータをカウンタにセットするプリセ
ット信号（ＰＲ）が印加されるとともに、さらにカウン
ト動作を進めるクロック信号（ＯＬ）とクロック入力を
禁止するクロック制御信号（Ｃ１）がムＮＤゲート２を
介し印加されている。カウンタ１の出力データＣ＠）　
、　（ｆ）はそれぞれゲート列３とデコーダ４に供給さ
れ、デコーダ４ではデータ（ｆ）の値に依存したゲート
制御信号（０２）、（Ｃｓ）が発生しゲート列３と６に
印加され、ゲート列３に供給された出力データ（ｅ）は
ゲート列３およびゲート列６を通シ、出力データ　（ｈ
）となってＭ段のレジスタ６に供給される。Ｍ段のし゛
ジスタロには被計測信号である入力信号から作成される
ラッチ信号（５人）が印加されており、計測値が一定期
間記憶される。

この記憶内容は出力データ　（ｉ）としてディジタル・
アナログ変換器７に供給され、アナログ値として出力さ
れる。以上、第１図の概略を説明したが、第１図で示し
た計測装置の各部の信号波形とタイミングを示す第２図
を参照して計測装置の動作について詳しく説明する。

先ず、カウンタ１の初期状態を決めるためプリセット信
号（ｐａ）が印加され、カウンタ１にプリセット値（Ｎ
Ｐ）がセットされる。この時、クロック制御信号（Ｃ１
）はカウンタ１の誤動作を防止するため、クロック信号
（ａｈ）のカウンタ１への入力を禁止する。プリセット
が完了すると、クロ、り制御信号（Ｃ１）によるクロッ
ク入力の禁止が解け、カウンタ１はカウント動作を開始
し、Ｎビットのカウントデータ（ｆ）を出力する。カウ
ントデータ（ｅ）はカウントデータ（ｆ）の下位Ｍビッ
トデータであり、クロック信号（ＣＬ）を２　回カウン
トするごとに同じ値を繰シ返す。ゲート制御信号（Ｃ２
）はカウンタの値が（ＮＨ）より大きい期間低レベルＬ
　となる信号であり、一方、ゲート制御信号（Ｃ３）は
カウンタの値が（ＮＬ　）よシ小さくなる期間低レベル
”Ｌ”となる信号である。これらのゲート制御信号（０
２）。

（０３）はカウンタ１の出力データ　（ｆ）？ニ一致ゲ
ート等でデコードすることにより容易に得られる。

ゲート列６の出力データ（ｈ）はゲート制御信号（Ｃ２
）がＬの期間には（ＮＨ）に、また、ゲート制御信号（
Ｃ３）がＬ”の期間には（ＮＬ　）に固定され、（Ｃ１
）と（Ｃ２）が共に高レベルＨの期間のみカウンタの出
力データがそのまま出力データ（ｈ）として出力される
。ラッチ信号（ＬＡ）は被測定信号から作成されるイン
パルス性の信号であり、このインパルスの到来毎にその
時点の出力データ（ｈ）の値がレジスタ６に記憶され、
Ｄ−Ａ変換器７を介してアナログ値として出力される。

この出力値はプリセット信号（Ｐｆｔ）の印加時からラ
ッチ信号（ＬＡ）の到来時までの時間を計測したもので
あり、特にゲート制御信号（Ｃ２）、（０３）Ｔカウン
ト値をクリップして変換する方法は、計測値がある範囲
〔第２図ではゲート制御信号（０２）、（Ｃ３）が共に
Ｈ″の期間〕に限られている場合、計測用のカウンタ１
ツ）Ｄ−Ａ変換器７で、カウンタのＩ　ＬＳＢの精度ま
で変換が可能となる。とξろで、第１図で示す構成の計
測装置を実現する場合、ゲー）　ＦＩＪをＨＡＮＤゲー
トあるいはＮＯＲゲート等を用いて構成することが考え
られる。しがしながら、このゲート列は各ビットのデー
タを強制的に変えるものであるため、全ビットにそれぞ
れゲートが必要となる。例えば、第１図の計測装置では
ゲート列３と６を構成するために、２ｘＭ個のゲートが
必要となる。したがって、回路構成が複雑になることが
避けられず、特に、全体を集積回路化した場合、ゲート
数の増加にょシチップサイズが大きくなること、歩留り
が低下することなどの不都合が生じる。また、電気的性
能の面では、ゲートの増加により電力消費が増大する不
都合が生じる。

発明の目的 本発明の目的は、従来の計測装置が具備している機能を
そこなう２となく、使用ゲート数を大幅に削減すること
ができ・る計測装置を提供することにある。

発明の構成 本発明の計測装置は、入力信号の基準値からの変位量を
計測するカウンタと、前記カウンタの計測値を一時的に
記憶するレジスタを直接接続するとともに、前記カウン
タが所定の計測値に達するまでの計測値もしくは他の所
定の計測値をこえたのちの計測値をディジタル的にクリ
ップさせるための制御信号を発生するデコーダおよびゲ
ート回路と前記レジスタの内容をアナログ量に変換する
Ｄ・ム変換器を付加して構成されている。

この構成によって、従来の計測装置で計測カウンタとレ
ジスタの間にカウント値をクリップするために設けられ
ていた２段のゲート列が不要となり、大幅なゲート数の
削減ができることになる。

実施例の説明 以下本発明の一実施例について図面を参照しながら説明
する。第３図は本発明の一実施例にかかる計測装置の構
成を示すブロック図であシ、第１図と同一の番号および
記号で示した入力信号の偏位量を計測するカウンタ１、
プリセットデータ（ｄ）、プリセット信号（ＰＲ）、ク
ロック信号（ＯＬ）、クロック制御信号（Ｃ１）、ＡＮ
Ｄゲート２、カウンタの出力データ（ｅ）、（ｆ）、デ
コーダ４およびＤ・ム変換器７は第１図のそれと同一で
ある。なお、Ｍ段のレジスタ６ｏは制御信号（Ｓφ）、
（Ｌφ）および（Ｒφ）の印加が可能な構成とされてお
り、従来の計測装置におけるＭ段のレジスタ６とはこの
点で相違している。

本発明の計測装置では、さらに、被測定信号から作成さ
れるラッチ信号（５人）とデコーダ３よシ出力される信
号（０２）、（Ｏｓ）からレジスタ６ｏの制御信号（Ｓ
φ）、（Ｒφ）および（Ｌφ）を発生するコントローラ
８が付加されている。第４図は、第３図で示した計測装
置の各部の信号波形とタイミングを示す図であるが、プ
リセット信号（ｐｉｔ）、クロック信号（ＯＬ）および
クロック制御信号（Ｃ１）は第２図のそれと同様であシ
省略している。第４図において、デコーダ４の出力（Ｃ
２）はカウンタ１にプリセットデータ（ＭＰ）がプリセ
ットされてから、カウント動作が進行し、カウンタ値が
（ＮＨ）に達するまでＬ　となる信号であり、また、デ
コーダ出力（Ｃ２）はさらにカウント動作が進み、カウ
ンタ値が（ＮＨ）に達してから、再度プリセット動作が
行なわれるまでの間　Ｌ　となる信号である。両信号は
第２図で示した信号（０１）、（Ｃ２）と同じである。

コントローラ出力（Ｓφ）は前記のデコーダ出力（Ｃ２
）が”Ｌ”である期間にラッチ信号（ＬＡ）が到来した
時に発生する制御信号１、レジスタ６０の値をカウンタ
１から供給されている出力データ（ｅ）とは無関係な固
定値（ＮＨ）に設定する。第４図で、ａの期間がこの場
合に相当し、ラッチ信号（ＬＡ）のインパルスの到来で
、制３御信号（Ｓφ゛）のみインパルスが発生し、（Ｒ
φ）、（Ｌφ）は変化しない。次に、ｂの期間はカウン
タ１の値が（ＮＨ）と（ＮＬ）との間にある期間、すな
わち、デコーダ出力（Ｃ１）と（Ｃ２）が共にＬ　とな
り、しかもラッチ信号が到来する期間である。この期間
内では、レジスタ６０はカウンタ１の出力データ（ｅ）
をそのまま記憶する。Ｃの期間はデコーダ出力（Ｃ３）
がＬ　となり、しかもラッチ信号（５人）が到来する期
間であシ、ラッチ信号（ＬＡ）のインパルスに対し制御
信号（Ｒφ）のみが応答し、レジスタ６０の値はカウン
タ１の出力データ（ｅ）とは無関係な固定値（ＮＬ）に
設定される。ところで、レジスタ６ｏの値を制御信号（
Ｓφ）、（Ｒφ）のインパルスで固定値（ＨＨ）、（Ｍ
Ｌ）に設定するには、レジスタ６ｏの各ビットを構成す
るメモリ回路をそれぞれ固定値に応じてセットあるいは
リセットすればよい。Ｄ・ム変換器７はレジスタ６０に
設定されたディジタル値をアナログ値に変換するための
もので、第４図で示す（ＯＵＴ）の波形がＤ−Ａ変換器
７のアナログ値の変化を示す。

第６図は、第３図でブロック表示したコントローラ８と
Ｍピットのレジスタ６０を論理構成図で示した一実施例
である。たとえば、レジスタ６゜は６ビツト構成であり
、１個のインバータ１６とＮＡＮＤゲート１７〜３４に
よって全体が構成されている。コントローラ８はインバ
ータ１１゜１２とＮＡＮＤゲー）１３．１４および１５
によって構成されている。第６図で示す回路ブロックの
動作は大略第４図を参照して説明した動作と同じである
が、コントローラ８の出力信号が負論理となっており、
制御信号をそれぞれ（Ｓφ）。

（Ｒφ）、（Ｌφ）と記しである。レジスタ６゜の動作
を第４図で説明したａ、ｂ、ｃの期間の順に説明する。

先ず第４図のａの期間であるが、レジスタ制御信号は（
Ｓφ）のみがインパルスを発生し、（Ｒφ）、（Ｌφ）
は変化しない。この動作を第５図に当てはめると、制御
信号（Ｌφ）とインバータ１６の出力論理レベルはＬ　
となり、インバータ１６に繋がるＮＡＮＤゲート１γ。

２０．２３，２６．２９および３２の出力は、レジスタ
の入力データ（ｓｏ）から（ｅ５）の値にかかわらずす
べて“Ｈとなる。ところで、レジスタの各ビットはＲ−
Ｓフリップフロップと１つのＮＡＮＤゲートで構成され
ており（例えば、レジスタｅｏのＭＳＢであれば、ＮＡ
ＮＤゲート１８と１９で形成されるＲ−Ｓフリップフロ
ップと１？　Ａ　Ｎ　Ｄゲート１７で構成されている）
、各ビットのＲ−８フリツプ７０ツブの入力信号が（Ｓ
φ）スの到来でレジスタ出力（ｔｏ）から（ｉ５）はす
べのインパルスの到来で、レジスタ出力（ｉｏ）から（
ｉ５）はすべて　Ｌとなる。第４図すの期間は、レジス
タ６０の入力データ（ｅｏ）かう（ｅ５）の値が（Ｌφ
）のインパルスの到来時にそれぞれのＲ−８フリツプフ
ロツプにセットされ、レジスタ出力（’ｏ）から（ｉ５
）は（ｅｏ）から（ｅ５）と同一の値となる。

以上説明したように、本発明の計測装置では、計測値を
記憶するレジスタを直接制御信号でコントロールするこ
とにより、従来必要とされた２段のゲート列が不要とな
シ、大幅なゲート数の削減が可能となる。また、第６図
から明らかなようにレジスタ６０は既知のレジスタと基
本構成が同一であり、各ビットのメモリにセット端子を
追加すれば良く、ゲート数の増大を招くことはない。ま
た、コントローラ８もレジスタ６０の段数にかかわらず
同一の構成でよく、レジスタの段数が多いものほどゲー
トの削減効率が良くなる。

発明の効果 以上のように、本発明の計測装置は入力信号の周波数も
しくは位相の基準値からの偏位量を計測するＮ段のカウ
ンタと、前記カウンタの計測値を一時的に記憶するＭ段
のレジスタと前記レジスタに記憶されたディジタル値を
アナログ値に変換するＤ−Ａコンバータを有する基本構
成を有し、前記カウンタが所定値に達するまでの計測値
もしくは前記所定値とは異なる他の所定値を越えたのち
の計測値を前記カウンタと前記レジスタの間に論理素子
を介在させることなく前記レジスタへ直接制御信号を印
加することで固定値として記憶させることにより、従来
は計測値をディジタル的にクリップさせるために使用し
ていた多くのゲートを削減することができ、その実用的
効果は犬なるものがある。

【図面の簡単な説明】

第１図は従来例の計測装置の構成を示すブロック図、第
２図は第１図で示す計測装置の動作を説明するための各
部の信号波形図、第３図は本発明の計測装置の一実施例
を示すブロック図、第４図は第３図で示す計測装置の動
作を説明するための信号波形図、第６図は本発明の計測
装置のレジスタおよびコントローラの具体的な構成例を
示す論理構成図である。 １・・・・・・カウンタ、２・・・・・ＡＮＤゲート、
３，６・・・・ゲート列、４・・・・・・デコーダ、６
，６０・・・・・・レジスタ、７・・・・・Ｄ−Ａ変換
器、８・・・・・・＝ｒ　７　）　ｏ　−ラ、１１．１
２．１６・・・・・・インバータ、１３〜１５．１７〜
３４・・・・・・ＮＡＮＤゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ｄ ００丁 第２図 Ｌ ＵＴ 第３図 沈 ＯＬ／Ｔ 第４図 一□　ａ　−−ｂ　−−ｃ　−

Claims (1)

【特許請求の範囲】
1. 入力信号の周波数もしくは位相の基準値からの偏位量を
   計測するＮ段のカウンタと、同カウンタの計測値を一時
   的に記憶するＭ段のレジスタとを直接接続し、さらに、
   前記レジスタに記憶されるディジタル値をアナログ値に
   変換するＤ−Ａ変換器を前記レジスタに接続するととも
   に、前記カウンタによる第１の所定計測値に達するまで
   の計測値もしくは、前記第１の所定計測値とは異なる第
   ２の所定計測値を越えた後の計測値をディジタル的にク
   リップする制御信号を発生するデコーダおよびゲート回
   路を設けたことを特徴とする計測装置。