JPS6014585B2 - インバ−タ装置 - Google Patents
インバ−タ装置Info
- Publication number
- JPS6014585B2 JPS6014585B2 JP54165049A JP16504979A JPS6014585B2 JP S6014585 B2 JPS6014585 B2 JP S6014585B2 JP 54165049 A JP54165049 A JP 54165049A JP 16504979 A JP16504979 A JP 16504979A JP S6014585 B2 JPS6014585 B2 JP S6014585B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- voltage
- inverter
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明はィンバータ装置、特にＬＣ共振型トランジスタ
インバータ装置に関するものであり、ＬＣ共振を利用し
たトランジスタ又はＧＴＯ等のィンバータ回路の発振制
御法に関する。
インバータ装置に関するものであり、ＬＣ共振を利用し
たトランジスタ又はＧＴＯ等のィンバータ回路の発振制
御法に関する。
従来、トランジスタィンバータ回路の高周波化のためス
イッチング損失を減らすＬＣ共振を利用したＤ級、ある
いはＥ級ィンバータ回路が用いられていた。
イッチング損失を減らすＬＣ共振を利用したＤ級、ある
いはＥ級ィンバータ回路が用いられていた。
本発明に述べるところの準Ｅ級ィンバ−夕回路（あるい
は電流形一石式Ｄ級ィンバータ回路）を制御する方法と
して、ターンオフ制御可能なパワ−スイッチング半導体
のトランジスタと逆並列接続されたダンパーダィオード
の導通を検知したり、あるいは、トランジスタのコレク
タ電圧Ｖｃ８の電圧零クロスを検知してトランジスタの
導運を検知する方法が王であり、ィンバータ回路の発振
モードが限定され、出力可変範囲が狭い、あるいは出力
が絞りきれないなどの欠点があった。
は電流形一石式Ｄ級ィンバータ回路）を制御する方法と
して、ターンオフ制御可能なパワ−スイッチング半導体
のトランジスタと逆並列接続されたダンパーダィオード
の導通を検知したり、あるいは、トランジスタのコレク
タ電圧Ｖｃ８の電圧零クロスを検知してトランジスタの
導運を検知する方法が王であり、ィンバータ回路の発振
モードが限定され、出力可変範囲が狭い、あるいは出力
が絞りきれないなどの欠点があった。
本発明は以上の欠点を考慮し、準Ｅ級ィンバータ回路の
出力制御範囲を広げる方法、あるいは発振モードを１つ
にする制御法を提供するものである。以下、本発明の一
実施例を図面に従がし、詳細な説明を行なう。
出力制御範囲を広げる方法、あるいは発振モードを１つ
にする制御法を提供するものである。以下、本発明の一
実施例を図面に従がし、詳細な説明を行なう。
第１図は、本発明によるインバータ装置を誘導加熱に応
用した一実施例であり、第２図はその各部波形を示す。
用した一実施例であり、第２図はその各部波形を示す。
第３図は本発明の一実施例によるィンバータ制御回路の
ブロックダイヤグラムであり、第４図は本発明による制
御回路の他の実施例である。第５図は第４図の具体的−
実施例であり、第６図はその各部波形である。第７図は
出力を減少せしめた時のィンバータ回路各部波形であり
、第８図はトランジスタ制御パルス幅と出力の関係を示
す。第１図において、低周波交流電源１より整流回路２
に交流電力を加え、直流電源を構成する。
ブロックダイヤグラムであり、第４図は本発明による制
御回路の他の実施例である。第５図は第４図の具体的−
実施例であり、第６図はその各部波形である。第７図は
出力を減少せしめた時のィンバータ回路各部波形であり
、第８図はトランジスタ制御パルス幅と出力の関係を示
す。第１図において、低周波交流電源１より整流回路２
に交流電力を加え、直流電源を構成する。
整流回路２の直流出力端にインバー夕回路３を接続し、
ィンバータ回路３は制御回路４１こより制御され、直流
電力を高周波電力に変換する。ィンバータ回路３は直流
電源ライン間に入力コンデンサ３０を接続し、直流電源
の由出力端子より誘導加熱コイルを兼用する共振用ィン
ダクタ３１とターンオフ制御可能なパワースイッチング
半導体であるトランジスタ３２を直列接続し、入力コン
デンサ３０と閉ループを構成する。トランジスタ３２と
逆並列関係にダンパーダィオード３３を接続し、同様に
共振用コンデンサ３４をトランジスタ３２と並列接続す
る。共振用コンデンサ３４は共振用ィンダク夕と並列接
続してもよい。制御回路４はィンバータ回路３の出力あ
るいは入力を検知してトランジスタ３２のベース電流を
制御する。謎導加熱装置に応用する一実施例として電流
変成器４０よりィンバータ回路３の入力函流を入力検知
端子４１ａ，４１ｂより検知し、共振用ィンダクタ３１
の電圧検知端子４２，４３の入力信号に同期してベース
駆動出力端子４４ａ，４４ｂよりトランジスタ３２およ
びダイオード３３の導通パルス幅を制御する。第２図は
本発明による制御法を示すィンバータ回路３の各部波形
である。
ィンバータ回路３は制御回路４１こより制御され、直流
電力を高周波電力に変換する。ィンバータ回路３は直流
電源ライン間に入力コンデンサ３０を接続し、直流電源
の由出力端子より誘導加熱コイルを兼用する共振用ィン
ダクタ３１とターンオフ制御可能なパワースイッチング
半導体であるトランジスタ３２を直列接続し、入力コン
デンサ３０と閉ループを構成する。トランジスタ３２と
逆並列関係にダンパーダィオード３３を接続し、同様に
共振用コンデンサ３４をトランジスタ３２と並列接続す
る。共振用コンデンサ３４は共振用ィンダク夕と並列接
続してもよい。制御回路４はィンバータ回路３の出力あ
るいは入力を検知してトランジスタ３２のベース電流を
制御する。謎導加熱装置に応用する一実施例として電流
変成器４０よりィンバータ回路３の入力函流を入力検知
端子４１ａ，４１ｂより検知し、共振用ィンダクタ３１
の電圧検知端子４２，４３の入力信号に同期してベース
駆動出力端子４４ａ，４４ｂよりトランジスタ３２およ
びダイオード３３の導通パルス幅を制御する。第２図は
本発明による制御法を示すィンバータ回路３の各部波形
である。
第２図Ａは共振用ィンダクタ３１の電圧波形であり、Ｂ
はその零電圧検知信号である。ィンバータ回路３の動作
は、トランジスタ３２がターンオフした瞬間共振用イン
ダクタ３１のフライバック電圧はしＣ共振により直流電
源電圧Ｂから、正弦波状に負の電圧となり、再び時間ら
‘こて負から正になる。Ｂの霧電圧検知信号は零クロス
時間らから一定時間Ｔ，の遅延時間を有し、Ｔ，時間後
、制御パルス幅Ｔ２を発生させ、トランジスタ３２およ
びダンパーダイオード３３の導通パルス幅Ｌを制御する
。第２図Ｃは、ダンパーダィオード３３電流ｉｄおよび
トランジスタ３２のコレクタ電流ｉｃである。
はその零電圧検知信号である。ィンバータ回路３の動作
は、トランジスタ３２がターンオフした瞬間共振用イン
ダクタ３１のフライバック電圧はしＣ共振により直流電
源電圧Ｂから、正弦波状に負の電圧となり、再び時間ら
‘こて負から正になる。Ｂの霧電圧検知信号は零クロス
時間らから一定時間Ｔ，の遅延時間を有し、Ｔ，時間後
、制御パルス幅Ｔ２を発生させ、トランジスタ３２およ
びダンパーダイオード３３の導通パルス幅Ｌを制御する
。第２図Ｃは、ダンパーダィオード３３電流ｉｄおよび
トランジスタ３２のコレクタ電流ｉｃである。
第２図Ｄはベース電流ＩＢであり、順ベース電流を旧，
、逆ベース電流を田２とする。遅延時間パルス幅Ｔ，は
電圧がＶＬが零クロスし、ダンパーダィオードが流れ出
すまでの時間（し〜ｔ，）とほぼ等しいか、あるいは長
くなるように設定する。前述の導通パルス幅Ｌはトラン
ジスタ３２の順ベース蟹流１８，のパルス幅Ｌ′を制御
することにより可変される。これは導通パルス幅Ｔが順
ベース電流ＩＢ，のパルス幅Ｌ′にトランジスタ３２の
蓄積期間（第２図○の１８２の流れている時間）を加え
た値になるからである。ここで、ｈ項ベース電流１８，
のパルス幅Ｌ′を例えば長くすると、トランジスタ３２
のコレクタ電流ｉｃは大きくなり、共振用インダクタ３
１の電流も大きくなり、この共振用インダクタ３１に電
磁結合する負荷（図示せず）に与えられる電力、すなわ
ち出力は大きくなる。また、逆に順ベース電流ＩＢ，の
パルス幅Ｌ′を小さくすれば出力および入力は小さくな
る。第３図は、本発明による制御回路の一実施例を示す
ブロックダイヤグラムであり、共振用ィンダクタ３１の
電圧ＶＬ検知端子４２，４３をＶＬ，検知回路４５に加
える。
、逆ベース電流を田２とする。遅延時間パルス幅Ｔ，は
電圧がＶＬが零クロスし、ダンパーダィオードが流れ出
すまでの時間（し〜ｔ，）とほぼ等しいか、あるいは長
くなるように設定する。前述の導通パルス幅Ｌはトラン
ジスタ３２の順ベース蟹流１８，のパルス幅Ｌ′を制御
することにより可変される。これは導通パルス幅Ｔが順
ベース電流ＩＢ，のパルス幅Ｌ′にトランジスタ３２の
蓄積期間（第２図○の１８２の流れている時間）を加え
た値になるからである。ここで、ｈ項ベース電流１８，
のパルス幅Ｌ′を例えば長くすると、トランジスタ３２
のコレクタ電流ｉｃは大きくなり、共振用インダクタ３
１の電流も大きくなり、この共振用インダクタ３１に電
磁結合する負荷（図示せず）に与えられる電力、すなわ
ち出力は大きくなる。また、逆に順ベース電流ＩＢ，の
パルス幅Ｌ′を小さくすれば出力および入力は小さくな
る。第３図は、本発明による制御回路の一実施例を示す
ブロックダイヤグラムであり、共振用ィンダクタ３１の
電圧ＶＬ検知端子４２，４３をＶＬ，検知回路４５に加
える。
ＶＬ検知回路４５は電圧ＶＬに正負を検知するもので、
電圧ＶＬが負から正に変化する電圧の立上りを検知して
一定の遅延時間Ｔ，を設ける第１のタイマー回路４６、
第１のタイマー回路４６の出力信号に応答してパルス幅
制御可能な第２のタイマー回路４７、第２のタイマー回
路４７の出力信号により駆動される駆動回路４８より基
本的な発振制御回路が構成される。入力検知端子４１ａ
，４１ｂより入力検知回路４９に入力信号を加え、入力
電流に応じた電圧信号を誤差増幅回路５０に加える。誤
差増幅回路は設定電圧と入力信号の誤差信号を比較増幅
し、第２のタイマー回路の出力信号パルス幅を制御する
。第１のタイマー回路はゲートとＣＲ積分回賂よりなる
積分型微分回路より構成され、第２のタイマー回路は、
モノステーブルマルチパイプレータより構成できる。第
４図は本発明の他の実施例であり、ＶＬ検知回路４５の
出力側に、ＶＬ電圧が負から正に変化する時、強制同期
を行なう。強制同期回路５１を接続する。強制同期回路
５１は、鋸歯状波発出回路４７ａを強制同期させるもの
で、同期パルスＶｔにより、強制放電又は強制充電され
る。鏡歯状波発出回路４７ａのランプ波形Ｖｒと、誤差
増幅回路５０のパルス幅設定信号ｖｓとを比較回路４７
ｂに加えパルス幅制御信号ｖｐｗを出力する。第５図は
、第４図の具体的な一実施例であり、第６図はその各部
波形を示す。第５図において、ＶＬ検知回路４５は、高
耐氏ＰＮＰトランジスタ４６０のベース抵抗４５１を介
して共振用ィンダクタ３１の正負を検知する。
電圧ＶＬが負から正に変化する電圧の立上りを検知して
一定の遅延時間Ｔ，を設ける第１のタイマー回路４６、
第１のタイマー回路４６の出力信号に応答してパルス幅
制御可能な第２のタイマー回路４７、第２のタイマー回
路４７の出力信号により駆動される駆動回路４８より基
本的な発振制御回路が構成される。入力検知端子４１ａ
，４１ｂより入力検知回路４９に入力信号を加え、入力
電流に応じた電圧信号を誤差増幅回路５０に加える。誤
差増幅回路は設定電圧と入力信号の誤差信号を比較増幅
し、第２のタイマー回路の出力信号パルス幅を制御する
。第１のタイマー回路はゲートとＣＲ積分回賂よりなる
積分型微分回路より構成され、第２のタイマー回路は、
モノステーブルマルチパイプレータより構成できる。第
４図は本発明の他の実施例であり、ＶＬ検知回路４５の
出力側に、ＶＬ電圧が負から正に変化する時、強制同期
を行なう。強制同期回路５１を接続する。強制同期回路
５１は、鋸歯状波発出回路４７ａを強制同期させるもの
で、同期パルスＶｔにより、強制放電又は強制充電され
る。鏡歯状波発出回路４７ａのランプ波形Ｖｒと、誤差
増幅回路５０のパルス幅設定信号ｖｓとを比較回路４７
ｂに加えパルス幅制御信号ｖｐｗを出力する。第５図は
、第４図の具体的な一実施例であり、第６図はその各部
波形を示す。第５図において、ＶＬ検知回路４５は、高
耐氏ＰＮＰトランジスタ４６０のベース抵抗４５１を介
して共振用ィンダクタ３１の正負を検知する。
ベース・ェミッタ間には、逆並列ダイオード４５２を接
続する。ＰＮＰトランジスタ４５０ののコレクタ抵抗４
５３ａ，４５３ｂのコレクタ電圧信号を強制同期回路５
１に加える。強制同期回路５１はＶＬ電圧が負から正に
変化するタイミングを検知する微分回路と強制引張り込
み回路からなる。入力保護抵抗５１０を介してバッファ
５１１に加える。バッファ５１１の入力と電源＋Ｖｃｃ
間に保護ダイオード５１２を接続する。バッファ５１１
の出力側には微分コンデンサ５１３と微分抵抗５１４よ
りなる微分回路により波形整形し、インバータ５１５と
ダイオード５１６により、第６図ｖｔの如き、零電圧検
知信号又は同期信号ｖｔをつくる。鏡歯状波発出回路４
７ａは第６図ｖｒに示す。充放電波形で放電時に第１の
タイマー手段として遅延時間Ｔ，を生じせしめ充電時に
第２のタイマー手段を構成して充放電時間比を異ならし
めている。すなわち、コンパレータ４７０の十入力は設
定抵抗４７１ａ，４７１ｂにより基準電圧が設定され、
コンパレータ４７０の出力がオフの時、抵抗４７２ａ，
４７３により、コンデンサ４７６を充電し、コンパレー
タ４７０の十入力が設定値に達した場合、又は同期信号
ｖｔにより、出力がオンし、放電用ダイオード４７４と
放電抵抗４７６によりコンデンサ４７６は放電される。
ＶＬ電圧の雰クロス信号である同期信号が入ると、ラン
プ波形ｖｒは立上り、比較回路４７ｂの出力信号ｖｐＷ
は雫クロス点よりコンデンサ４７６の放電時間分、すな
わち、Ｔ，時間遅れが生じ、ベース順電流ｍ，はダンパ
ーダィオード３３と導通し始めた頃、トランジスタ３２
に加えられる。ダンパーダィオード３３が導通してから
、トランジスタ３２が導適すると、ターンオン損失がほ
とんどなくなる。第７図はベース電流パルス幅Ｌ′を狭
くして、出力を減らした時の各部波形であり、ダンパー
ダイオードが導通しなくなる時の各部波形を示したもの
である。
続する。ＰＮＰトランジスタ４５０ののコレクタ抵抗４
５３ａ，４５３ｂのコレクタ電圧信号を強制同期回路５
１に加える。強制同期回路５１はＶＬ電圧が負から正に
変化するタイミングを検知する微分回路と強制引張り込
み回路からなる。入力保護抵抗５１０を介してバッファ
５１１に加える。バッファ５１１の入力と電源＋Ｖｃｃ
間に保護ダイオード５１２を接続する。バッファ５１１
の出力側には微分コンデンサ５１３と微分抵抗５１４よ
りなる微分回路により波形整形し、インバータ５１５と
ダイオード５１６により、第６図ｖｔの如き、零電圧検
知信号又は同期信号ｖｔをつくる。鏡歯状波発出回路４
７ａは第６図ｖｒに示す。充放電波形で放電時に第１の
タイマー手段として遅延時間Ｔ，を生じせしめ充電時に
第２のタイマー手段を構成して充放電時間比を異ならし
めている。すなわち、コンパレータ４７０の十入力は設
定抵抗４７１ａ，４７１ｂにより基準電圧が設定され、
コンパレータ４７０の出力がオフの時、抵抗４７２ａ，
４７３により、コンデンサ４７６を充電し、コンパレー
タ４７０の十入力が設定値に達した場合、又は同期信号
ｖｔにより、出力がオンし、放電用ダイオード４７４と
放電抵抗４７６によりコンデンサ４７６は放電される。
ＶＬ電圧の雰クロス信号である同期信号が入ると、ラン
プ波形ｖｒは立上り、比較回路４７ｂの出力信号ｖｐＷ
は雫クロス点よりコンデンサ４７６の放電時間分、すな
わち、Ｔ，時間遅れが生じ、ベース順電流ｍ，はダンパ
ーダィオード３３と導通し始めた頃、トランジスタ３２
に加えられる。ダンパーダィオード３３が導通してから
、トランジスタ３２が導適すると、ターンオン損失がほ
とんどなくなる。第７図はベース電流パルス幅Ｌ′を狭
くして、出力を減らした時の各部波形であり、ダンパー
ダイオードが導通しなくなる時の各部波形を示したもの
である。
これは、トランジスタ３２の導通パルス幅が狭くなると
フライバックエネルギーが減少し、共振用ィンダクタの
フライバック端子電圧が電源電圧Ｅよりも高くならない
ためである。しかし加熱コイル端子電圧ＶＬは必らず正
電圧になるので裏クロス点が存在し、零クロスに同期し
てトランジスタ３２を駆動することができる。トランジ
スタコレクタ電流ＩＣは、第７図の如き波形となる。第
８図は、トランジスタおよびダンパーダィオード導通パ
ルス幅Ｔ２とインバータ出力の関係を示し、パルス幅Ｔ
２を狭くすれば出力が減少することがわかる。
フライバックエネルギーが減少し、共振用ィンダクタの
フライバック端子電圧が電源電圧Ｅよりも高くならない
ためである。しかし加熱コイル端子電圧ＶＬは必らず正
電圧になるので裏クロス点が存在し、零クロスに同期し
てトランジスタ３２を駆動することができる。トランジ
スタコレクタ電流ＩＣは、第７図の如き波形となる。第
８図は、トランジスタおよびダンパーダィオード導通パ
ルス幅Ｔ２とインバータ出力の関係を示し、パルス幅Ｔ
２を狭くすれば出力が減少することがわかる。
最低出力は主にトランジスタのストレージタイムなどの
スイッチング速度とコンパレータ等のパルス幅制御回路
の性能により決まる。以上述べた如く、本発明は共振用
ィンダクタの零電圧を検知して、パルス幅制御するもの
であり、従来のダンパーダイオード導通検知よりも、回
路が簡単になり、出力制御範囲が大きくなるなどの特長
がある。
スイッチング速度とコンパレータ等のパルス幅制御回路
の性能により決まる。以上述べた如く、本発明は共振用
ィンダクタの零電圧を検知して、パルス幅制御するもの
であり、従来のダンパーダイオード導通検知よりも、回
路が簡単になり、出力制御範囲が大きくなるなどの特長
がある。
特に、誘導加熱調理器に応用した場合、従釆最大出刀の
約言〜さまでしか出力調整できなＭたも洲、帯下まで出
力を連旅下げられる特徴がある。
約言〜さまでしか出力調整できなＭたも洲、帯下まで出
力を連旅下げられる特徴がある。
また、負荷変動にかかわらず、ＶＬ電圧は霧クロスする
ので、従来、ダンパーダイオードが導適するモードしか
発振制御できなかったものに比べ、発振制御が安定する
。また通常の発振条件では遅延回路によりダンパーダィ
オードが導通してからトランジスタを導通せしめるので
、トランジスタのスイッチング損失が非常に少ない特徴
がある。出力を絞って、ダンパーダィオードが導通しな
い場合には、コレクタ電流が少なく、スイッチング損失
も少ない。本発明の実施例として、誘導加熱に限らず、
数１００ＫＨＺのスイッチングレギユレータ、あるいは
高電圧発生装置等に応用できることは明らかである。
ので、従来、ダンパーダイオードが導適するモードしか
発振制御できなかったものに比べ、発振制御が安定する
。また通常の発振条件では遅延回路によりダンパーダィ
オードが導通してからトランジスタを導通せしめるので
、トランジスタのスイッチング損失が非常に少ない特徴
がある。出力を絞って、ダンパーダィオードが導通しな
い場合には、コレクタ電流が少なく、スイッチング損失
も少ない。本発明の実施例として、誘導加熱に限らず、
数１００ＫＨＺのスイッチングレギユレータ、あるいは
高電圧発生装置等に応用できることは明らかである。
第１図は本発明の一実施例におけるイソバータ装置を誘
導加熱に応用した回路図、第２図は本発明による制御法
を示すタイムチャート、第３図は本発明による制御回路
のブロックダイヤグラム、第４図は同他の実施例を示す
ブロックダイヤグラム、第５図は第４図の具体的な回路
図、第６図はその各部波形図、第７図は制御パルス幅を
狭めた時の各部波形図、第８図は出力とパルス幅の関係
図である。 ３・・・・・・インバータ回路、４・…・・制御回路、
３２……トランジスタ。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
導加熱に応用した回路図、第２図は本発明による制御法
を示すタイムチャート、第３図は本発明による制御回路
のブロックダイヤグラム、第４図は同他の実施例を示す
ブロックダイヤグラム、第５図は第４図の具体的な回路
図、第６図はその各部波形図、第７図は制御パルス幅を
狭めた時の各部波形図、第８図は出力とパルス幅の関係
図である。 ３・・・・・・インバータ回路、４・…・・制御回路、
３２……トランジスタ。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １ ターンオフ制御可能なパワースイツチング半導体と
、上記パワースイツチング半導体に直列接続された共振
用インダクタおよび共振用コンデンサよりなるインバー
タ回路と、その制御回路よりなり、前記制御回路は、前
記共振用インダクタの零電圧交差点を検出する電圧検知
回路とこの電圧検知回路の出力に応答する第１のタイマ
ー回路と第２のタイマー回路を有し、この第２のタイマ
ー回路の出力に接続された前記パワースイツチング半導
体の駆動回路よりなり、前記共振用インダクタの電圧の
零電圧交差点を前記電圧検知回路で検出し、この検出信
号の発生時より前記第１のタイマー回路で定まる時間遅
延させた後、前記第２のタイマー回路で定まる時間、前
記パワースイツチング半導体を導通させるようにしたイ
ンバータ装置。 ２ ターンオフ制御可能なパワースイツチング半導体と
、上記パワースイツチング半導体に直列接続された共振
用インダクタおよび共振用コンデンサよりなるインバー
タ回路と、その制御回路よりなり、前記制御回路は電圧
検知回路と、この電圧検知回路の出力に応答する強制同
期回路と、この強制同期回路の出力に応答する鋸歯状波
発出回路と、この鋸歯状波発出回路のランプ出力波形と
パルス幅設定信号とを比較する比較回路と、この比較回
路の出力に応答する前記パワースイツチング半導体の駆
動回路よりなり、前記共振用インダクタの零電圧交差点
に前記鋸歯状波発出回路を強制同期発振させるとともに
、前記鋸歯状波発出回路は充放電時間比を異ならせてな
るインバータ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165049A JPS6014585B2 (ja) | 1979-12-18 | 1979-12-18 | インバ−タ装置 |
| DE19803049863 DE3049863C2 (de) | 1979-09-17 | 1980-09-12 | Induktionsheizgerät zum Erwärmen von metallenen Kochgefässen |
| GB8115023A GB2073967B (en) | 1979-09-17 | 1980-09-12 | Inductive heating equipment |
| US06/269,059 US4467165A (en) | 1979-09-17 | 1980-09-12 | Induction heating apparatus |
| CA000360177A CA1160297A (en) | 1979-09-17 | 1980-09-12 | Induction heating apparatus incorporating an inverter circuit capable of broad output control |
| AU63322/80A AU529409B2 (en) | 1979-09-17 | 1980-09-12 | Inductive heating equipment |
| PCT/JP1980/000208 WO1981000801A1 (en) | 1979-09-17 | 1980-09-12 | Inductive heating equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165049A JPS6014585B2 (ja) | 1979-12-18 | 1979-12-18 | インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688679A JPS5688679A (en) | 1981-07-18 |
| JPS6014585B2 true JPS6014585B2 (ja) | 1985-04-15 |
Family
ID=15804856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54165049A Expired JPS6014585B2 (ja) | 1979-09-17 | 1979-12-18 | インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014585B2 (ja) |
-
1979
- 1979-12-18 JP JP54165049A patent/JPS6014585B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688679A (en) | 1981-07-18 |
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